SU847316A1 - Устройство дл сопр жени - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано дл  сопр жени  наладочных запоминающих устройств с вычислительными машинами.

Известны устройства дл  сопр жени  абонентов с ЦВМ, содержащие пам ть команд, регистр команд, блоки коммутации, блок пам ти, регистр управлени  выдачей, дешифратор адреса, адресные регистры, блоки сравнени , блоки приема и выдачи Ш. ,

Недостаток этих устройств состоит в больших аппаратурных затратах.

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  сопр жени  вычислительных машин, содержащее блок динамической пам ти, первые и вторые входы и выходы которого  вл ютс  соответственно первыми и вторыми входами и выход 1ми устройства, третьи вход и выход - подключены к соответствующим входу и выходу регистра команд, четвертые вход и .выход - соответственно к первому входу и выходу блока сравнени  адресов , вторым входом соединенного через блок приема адреса к третьему входу устройства, а третьим входс к выходу регистра адреса и первому входу блока передачи данных, вторым и третьим входами подключенный соответственно к п тому выходу блока динамической пам ти и выходу буферного регистра, выходом - с соответствующим выходом устройства и входом блока приема, соединенным выходом и входом к соответствующим входам 10 и выходам блока динамической пам ти 21.

Недостаток такого устройства состоит в сложности и больших затратах оборудовани . Кроме того, обработка временных диаграмм работы

на стыках производитс  в независимых циклах последовательно по специальным сигнсШсШ запросов и ответов, что делает невозможным сопр жение 20 вычислительной машины с наладочным запоминающим устройством,подмен ющим отлаживаемое долговременное запоминающее устройство вычислительной машины.

25 Цель изобретени  - сокращение объема оборудовани  .и упрощение устройства.

Поставленна  цель достигаетс  тем, что в устройство, содержащее 30 буферный регистр, первый вход которрго  вл етс  первым входом устройства блок передачи данных, выходом соединенный с первым выходом устройства, а первым и вторым входами - соответственно с выходом буферного регистра и первым выходом блока динамической пам ти, первый вход и второй выход которого подключены соответственно к вторым входу и выходу устройства , третий выход - к управл ющему входу блока передачи адреса, ин формационными входом и выходом соеди ненного соответственно с третьими входом и выходом устройства, а четве тый выход и второй вход - соответственно к первому входу и выходу бло ка сравнени  адреса, второй вход кот рого соединен через бло приема адреса с четвертым входом устройства, а третий вход - с выходом блока регистров адреса, введены блок формиро вани  синхроимпульсов, включающий формирователь импульса и группу элементов задержки, коммутатор синхроим пульсов и блок формировани .адреса массива, включающий ишфратор и группу элементов И, причем входы элементов задержки группы через формирователь импульса подключены к п тому входу устройства, а выходы - через коммутатор синхроимпульсов - к группе входов блока динамической пам ти п тым выходом подключенного к второму входу буферного регистра, а вторым входом и третьим выходом соответственно к входу шифратора и первым входам элементов И группы/ вторые входы которых соединены с соответствующими выходами шифратора а выходы  вл ютс  четвертым выходом устройства. На фиг. 1 показана блок-схема предлагаемого устройства, на фиг.2 временна  диаграмма сигналов на соответствующих входах и выходах устройства. Устройство содержит блок 1 формировани  синхроимпульсов,включающий формирователь 2 импульсов, подключенный к входу группы элементов (линии) задержки 3, выходы линии 3 задержки подкдпочены через коммутатор 4 синхроимпульсов к блок 5 динамической пам ти, буферный регистр б, блок 7 передачи данных, блок 8 передачи адреса, блок 9 форм ровани  адреса массива, включающий элементы И 10 группы и .шифратор 11, блок 12 сравнени  адреса, блок 13 приема адреса и блок 14 регистров адреса, входы 15-18 устройства и выход 19, подключаемые к вычислител ной машине, выходы 20-22 и вход 23, подключаемые к наладочному заП (1инающему устройству. В блоке 14 устанавливаютс  коды номеров блоков отлс1живаемых долговременных запоминающих устройств вычислительной машины Вход блока 8 передачи адреса, блока 13 приема адреса, формировател  2 импульсов, блока 5 динамической пам ти и выход блока 7 передачи данных соединены с интерфейсом вычислительной машины. Устройство работает следующим образом. На формирователь 2 импульсов поступает синхронизирующий сигнал из вычислительной машины. Формирователь 2 импульсов формирует сигнал заданной длительности, который поступает на линию 3 задержки. С выходов линии задержки импульсы поступают через коммутатор 4 в блок 5 динамической пам ти. Коммутатором 4 в блок 5 подключаетс  заранее заданный набор выходов с линии 3 задержки, импульсы с которых обеспечивают нормальную работу сопр гаемых устройств. Кроме того, из вычислительной машины по входу 16 поступает код номера отла живаемого долговременного запоминающего устройства, по входу 15 код адреса  чейки отлаживаемого долговременного запоминающего устройства , а по входу 18 - сигнал обращени . Блок 5 формирует сигнал опроса блока 12 сравнени , на который поступил код номера устройства из блока 13 и коды номеров из блока 14, установленные заранее. В соответствии с поступающим кодом номера устройства на выходе блока сравнени  формируетс  сигнал, поступающий в блок 5 и на вход шифратора 11. Шифратор 11 в зависимости от номера шины, по которой поступает сигнал,формирует соответствующий код старших разр дов адреса, определ ющий массив информации наладочного запоминающего устройства, который поступает на элементы И 10. Блок 5 по сигналу, поступившему из блока 12 сравнени , формирует в соответствии с временной диаграммой работы наладочного запоминающего устройства сигнал в блок 8 передачи адреса и на входы элементов И 10. Блоки 8 и 9 по выходам 20 и 21 выдают код адреса (адрес  чейки и адрес массива) в наладочное запоминающее устройство. Затем блок динамической пам ти по сигналам из коммутатора 4 формирует на выходе 22 сигнал обращени  и сигнал в буферный регистр 6 дл  приема информации по входу 23 из наладочного запомйнающего устройства. В соответствии с временной диаграммой работы вычислительной машины, блок динамической пам ти формирует сигнал в блок 7 передачи данных, . который выдает информацию по выходу 19 в вычислительную машину. Длительности формируемых сигналов и их временное расположение определ ютс  сигналами, поступающими из коммутатора 4. Подключа  коммутатором 4 те или другие выходы с линии 3 задержки , измен ют временное расположение сигналов, длительность и подстраивают под временную диаграмму работы сопр гаемых устройств.

Таким образом, устройство обеспечивает сопр жение наладочного запомигающего устройства с ЭВМ при меньшем объеме оборудовани , чем в известном.

Claims (2)

1. Патент Великобритании № 1376144, кл. G 06 F 3/04, 1973.

2.. Авторское свидетельство СССР

0 572777, кл. G 06 F 3/04, 1975 (прототип).