SU1520530A1 - Устройство дл сопр жени ЭВМ с каналом св зи - Google Patents

Abstract

Изобретение относитс  к вычислительной технике может быть использовано в системах передачи данных. С целью повышени  пропускной способности в устройство дл  сопр жени  ЭВМ с каналом св зи, содержащее преобразователь последовательного кода в параллельный, делитель частоты, формировательимпульсов, дешифратор синхробайта, счетчик импульсов, два триггера, буферный регистр и шинный формирователь, введены узел контрол , блок пр мого доступа к пам ти и дешифратор формата. 2 ил.

Description

Изобретение относитс  к вычислительной технике и может быть исполь- .зовано Б системах сбора информации.

Целью изобретени   вл етс  повышение пропускной способности устройства .

На фигЛ представлена функциональна  схема устройства; на фиг.2 - пример принимаемой кодовой последовательности .

Устройство содержит (фиг. 1) преобразователь 1 последовательного да в параллельный (регистр сдвига), делитель 2 частоты,формирователь 3 импульсов, дешифраторы 4 и 5 формата и синхробайта, узел 6 контрол  по модулю, счетчик 7 импульсов, триггеры 8 и 9, блок .10 пр мого доступа к пам ти, выполненный на микросхеме К580 ВТ 57, буферный регистр 11 и шинный формирователь 12, линии 13-19 внешних св зей устройства.

Устройство функционирует следующим образом.

Пусть устройство принимает кодо вую последовательность типа (фиг, 2), состо щую из синхробайта (00001111) и информационных байтов, каждый из которых имеет нулевой стартовый бит, два единичных стоповых бита и один бит контрол  по нечетности.

Приход первого нулевого бита при- нимаемой кодовой последовательности на вход 13 устройства вызывает по вление импульса на выходе формировател  3, который сбрасывает в нулевое состо ние делитель 2. На выходе делител  2 формируютс  импульсы (меандр ) с частотой, равной частоте передачи кодовой последовательности. Таким образом благодар  сбросу в нулевое состо ние делител  2 по спаду входного сигнала, фронт сигнала на выходе делител  2 приходитс  примерсл

ND

:п

со

но на середину каждого бита принимаемой кодовой последовательности. По этому фронту, информаци  с входа 13 устройства проталкиваетс  в регистр 1. Как только в последнем окажетс  записанным код синхробайта, на выходе дешифратора 5 по витс  сигнал О, который установит триггер 8 в единичное состо ние, разрешив тем самым работу счетчика 7. Одновременно на пр мом выходе дешифратора 5 по витс  сигнал 1, котррый поступит на выход 14 запроса прерывани . Получив этот сигнал, процессор должен подготовить к работе блок 10, записав в него начальный адрес пам ти, открытой дл  пр мого доступа и длину вводимого в эту пам ть массива информации, соответствующую принимаемой кодовой последовательности. Сигнал переполнени  счетчика 7 формируетс  в тот момент, когда очередной байт вытолкнет из регистра 1 предыдущий байт. Если при этом в очередном байте первьй бит окажетс  нулевым (стар- товьй бит), два последних бита - единичными (стоповые биты), а проверка нечетности, осуществл ема  узлом 6, даст положительный результат, то на выходе дешифратора 4 по витс  сигнал 1, который по окончании сигнала переполнени  счетчика 7 будет записан в триггер 9, т.е. последний пе-. рейдет в единичное состо ние и на его выходе сформирует -- сигнал запроса пр мого доступа к пам ти. Блок 10 по управл ющей шине 18 запрашивает разрешение на пр мой доступ к пам ти и, получив по этой же шине разреше- ние, транслирует его на выход разрешени , сбрасыва  тем самым триггер 9 в нулевое состо ние. После этого на адресную шину 17 выставл етс  адрес записи в пам ть, формируемый блоком 10 (при этом старшие разр ды вьщают- с  по входам-выходам данных блока 10 и по стробу адреса записываютс  в регистр 11), и через шииньш формирователь 12 на ширину данных 16 вьщаетс  бай, имеющийс  в регистре 1.

; По вление в регистре 1 следующего байта (переполнение счетчика 7) вызывает повторение описанной процедуры, при этом блок 10 модифицирует адрес до тех пор, пока не будет введена в пам ть вс  принимаема  кодова  последовательность .

5

0

5

0

5

0

5

0

Пусть теперь в очередном байте, поступившем в регистр 1, имеетс  ошибка: несовпадение стартового или стопового битов с заданными значени ми (нулевым и единичным соответственно ) или проверка нечетности,осуществл ема  узлом 6, даст отрицательный результат. Тогда на выходе дешифратора 4 к моменту по влени  сигнала переполнени  счетчика 7 сохранитс  сигнал О в результате чего в триггере 9 сохранитс  нулевое состо ние , а триггер 8 перейдет в нулевое - состо ние, вызвав тем самым сброс и блокировку дальнейшего счета счетчика 7. Таким образом будет прервана запись кодовой последовательности в пам ть при обнаружении ошибки хот  бы в одном из ее байтов. После этого обнаружение синхробайта вновь вызывает прерывание и процессор снова инициирует ввод по пр мому доступу в пам ть принимаемой кодовой последовательности .

Если, например, noMeJoi, имеющие место в канале передачи данных, будут интерпретированы как синхробайт, что, очевидно, инициирует прием ложной кодовой последовательности, то как только в этой последовательности будет обнаружена ошибка, ее прием будет прекращен, а насто ш 1й синхробайт независимо от этого инициирует прием насто щей кодовой последовательности , поскольку по вление синхробайта в середиие правильной кодовой последовательности невозможно.

Claims (1)

1. Формула изобретени 

   Устройство дл  сопр жени  ЭВМ с каналом св зи, содержащее делитель частоты, выходом подключенный к син- хровходу преобразовател  последовательного кода в параллельный, информационный вход которого соединен с входом формировател  импульса и  вл етс  входом устройства дл  подключени  к информационному выходу канала св зи, а выход соединен с информационным входом шинного формировател , выход которого соединен с входом-выходом устройства дл  подключени  к шине данных ЭВМ, дешифратор синхробайта, буферный регистр, два триггера и счетчик импульсов, причем выход формировател  импульсов соединен с входом сброса делител 

   частоты, о.тличающеес.   тем, что, с целью повышени  пропускной способности устройства, в него введены дешифратор формата, блок пр мого доступа к пам ти и узел контрол  по модулю, причем информационный вход узла контрол  по модулю соединен с выходом преобразовател  последовательного кода в параллельный и с информационными входами дешифратора формата и синхробайта, синхронизирующие и разрешающие входы которых подключены соответственно к выходам делител  частоты и узла контрол  по модулю, счетный вход делител  частоты  вл етс  входом устройства дл  подключени  к синхронизирующему выходу канала св зи и соединен со счетным входой счетчика импульсов, выходом подключенного к синхровходам первого и второго триггеров , а входом сброса - к выходу первого триггера, входы сброса и установки которого соединены соответственно с входом начальной установки

   устройства и инверсным выходом дешифратора синхробайта, пр мой вход которого  вл етс  выходом устройства дл  подключени  к входу запроса прерывани  ЭВМ, выход дешифратора формата соединен с информационными входами первого и второго триггеров, выход и вход сброса которого соеди0 йены соответственно с входом запроса и выходом разрешени  блока пр мого доступа к пам ти, синхронизирующий , адресньш и информационный входы-выходы которого соединены с соот5 ветствующими входами-выходами устройства дл  подключени  к шинам управлени , адреса и данных ЭВМ, информационный вход, синхровход и вькод буферного регистра соединены соответ0 ственно с информационным входом-выходом , синхровходом старшего байтй адреса и адресным входом-выходом блока пр мого доступа к пам ти, выход разрешени  записи которого соединен с

   5 управл ющим входом шинного формировател .

   фиеЛ

   ./v.)(xxxy xxDoocr

   Pue-Z