SU1656546A1 - Устройство дл сопр жени ЭВМ с каналом св зи - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в системах сбора информации. С целью повышени  достоверности работы устройства за счет исключени  по влени  прерываний ЭВМ, вызванных помехами в канале св зи, в устройство, содержащее преобразователь последовательного кода в параллельный, делитель частоты, формирователь импульсов , дешифраторы формата и синхробайта, блок контрол  по модулю, первый счетчик импульсов, два триггера, буферный регистр и шинный формирователь, введен второй счетчик импульсов. 1 ил.

Description

(Л

С

Изобретение относитс  к вычислительной технике и может быть использовано в системах сбора информации.

Целью изобретени   вл етс  повышение достоверности работы устройства путем снижени  веро тности по влени  сигналов прерывани  ЭВМ от ложных кодовых последовательностей , вызванных помехами в канале св зи.

На чертеже представлена функциональна  схема устройства.

Устройство дл  сопр жени  ЭВМ с каналом св зи содержит преобразователь 1 последовательного кода в параллельный (регистр сдвига), делитель 2 частоты, формирователь 3 импульсов, дешифраторы 4 и 5 формата и синхробайта, блок 6 контрол  по модулю, счетчики 7 и 8 импульсов, триггеры 9 и 10, буферный регистр 11 и шинный формирователь 12, информационный вход 13, вход 14 синхронизации, вход 15 начальной

установки, выход 16 запроса прерывани , вход 17 чтени  и информационный выход 18 устройства.

Устройство функционирует следующим образом.

Пусть устройство принимает кодовую последовательность, состо щую из синхробайта (00001111) и информационных байтов, каждый из которых имеет нулевой стартовый бит, два единичных стоповых бита и один бит контрол  по четности.

Приход первого нулевого бита принимаемой кодовой последовательности на вход 13 устройства вызывает по вление импульса на входе формировател  3, который сбрасывает в нулевое состо ние делитель 2. На выходе делител  2 частоты формируютс  импульсы (меандр) с частотой, равной частоте передачи кодовой последовательности. Таким образом, благодар  сбросу в нулевое состо ние делител  2 поспаду входного сигСХ (Л О СЛ О

ала фронт сигнала на выходе делител  2 риходитс  примерно на середину каждого ита принимаемой кодовой последовательости . По этому фронту информаци  с входа 13 устройства проталкиваетс  в регистр 1, Как только в последнем окажетс  запианным код синхробайта, на выходе деифратора 5 по витс  сигнал О, который становит триггер 9 в состо ние 1, разешив тем самым работу счетчика 7. Одновременно будет обнулен счетчик 8. Сигнал переполнени  счетчика 7 формируетс  в тот момент, когда очередной байт вытолкнет из регистра 1 предыдущий байт. Если при этом в очередном байте первый бит окажетс  нулевым (стартовый бит), два последних бита - единичными (стоповые биты), а проверка нечетности, осуществл ема  блоком 6, даст положительный результат, то на выходе дешифратора 4 по витс  сигнал 1, который по окончании сигнала переполнени  счетчика 7 будет записан в триггер 10, т.е. последний перейдет в единичное состо ние , и на выходе 16 запроса прерывани  по витс  сигнал 1. Кроме того, сигнал переноса с выхода счетчика 7 вызовет перепись содержимого регистра 1 сдвига в буферный регистр 11 и наращивание на единицу содержимого счетчика 8.

Получив сигнал прерывани , процессор считывает содержимое буферного регистра 11 и счетчика 8 через шинный формирователь 12. подав на вход 17 устройства, т.е. на управл ющий вход шинного формировател  12, сигнал О.

По вление в регистре 1 сдвига следующего байта (переполнение счетчика 7) вызывает повторение описанной процедуры, увеличива  каждый раз содержимое счетчика 8, до тех пор, пока не будет передана вс  кодова  последовательность. Если при этом очередной байт снова окажетс  синхробай- том, что означает начало новой кодовой последовательности , то триггер 9 будет зажат в единичном состо нии сигналом О с инверсного выхода дешифратора 5 синхробайта , а в триггер 10 единица записана не будет, так как на выходе дешифратора 4 в случае синхробайта по вл етс  сигнал О, т.е. по вление синхробайта не вызовет сигнала прерывани  на выходе 16 устройства. Этот сигнал, как и в предыдущем случае, по вл етс  только при каждом правильном байте, полученном после синхробайта.

Пусть теперь в очередном байте, поступившем в регистр 1, имеетс  ошибка - несовпадение стартового или стоповых битов с заданными значени ми (нулевым и единичными соответственно) или проверка нечетности , осуществл ема  блоком 6. даст

отрицательный результат. Тогда на выходе дешифратора 4 к моменту по влени  сигнала переполнени  счетчика 7 сохранитс  сигнал О, в результате чего триггер 9 перейдет

в нулевое состо ние, а в триггере 10 также сохранитс  нулевое состо ние.

Таким образом, к моменту записи этого неправильного байта сигнал запроса прерывани  на выходе 16 устройства не будет

0 сформирован, а дальнейша  работа счетчика 7 будет заблокирована сигналом О, поступающим на его вход сброса с выхода триггера 9, т.е. будет прервана запись кодовой последовательности в процессор при

5 обнаружении ошибки хот  бы в одном из ее байтов. После этого обнаружение синхробайта вновь инициирует передачу кодовой последовательности в процессор, причем, поскольку при по влении синхробайта об0 нул етс  счетчик 8, эта передача начинаетс  сначала

Если, например, помехи, имеющие место в канале передачи данных, будут интерпретированы как синхробайт, что, очевидно,

5 инициирует начало приема ложной кодовой последовательности, то как только в одном из байтов этой последовательности будет обнаружена ошибка, ее прием будет прекращен, а насто щий синхробайт неза0 висимо от этого инициирует начало приема насто щей кодовой последовательности, поскольку по вление синхробайта в середине правильной кодовой последовательности невозможно.

5 В описываемом устройстве сигналы прерывани  ЭВМ вырабатываютс  при получении каждого правильного байта, прин того после синхробайта. В устройстве-прототипе прерывание вырабатываетс  при получении

0 каждого синхробайта.

Claims (1)

1. Формула изобретени  Устройство дл  сопр жени  ЭВМ с каналом св зи, содержащее делитель частоты, выходом подключенный к синхровходу

   5 преобразовател  последовательного хода в параллельный, информационный вход которого соединен с входом формировател  импульсов и  вл етс  информационным входом устройства дл  подключени  к ин0 формационному выходу канала св зи, выход формировател  импульсов соединен с входом сброса делител  частоты, шинный формирователь, выход которого соединен с информационным выходом устройства дл 

   5 подключени  к шине данных ЭВМ, дешифратор синхробайта, дешифратор формате и блок контрол  по модулю, информационные входы которых соединены с выходом преобразовател  последовательного кода в параллельный , синхронизирующие и разрушающие

   входы дешифраторов формата и синхробай- та соединены соответственно с выходами делител  частоты и блока контрол  по модулю , первый счетчик импульсов, счетный вход которого соединен со счетным входом делител  частоты и  вл етс  входом синхронизации устройства, первый и второй триггеры , синхровходы которых соединены с выходом первого счетчика импульсов, вход сброса которого соединен с выходом перво- го триггера, входы сброса и установки которого соединены соответственно с входом начальной установки устройства и инверсным выходом дешифратора синхробайта, а информационный вход - с информацией- ным входом второго триггера и выходом дешифратора формата, и буферный регистр, отличающеес  тем, что, с целью повышени  достоверности работы устройства , в него введен второй счетчик

   импульсов, причем вход сброса второго счетчика импульсов соединен с инверсным выходом дешифратора синхробайта. счетный вход - с выходом первого счетчика импульсов , а информационные выходы - со старшими разр дами информационных входов шинного формировател , младшие разр ды информационных входов которого соединены с выходами буферного регистра, информационный вход и синхровход которого соединены соответственно с выходами преобразовател  последовательного кода в параллельный и первого счетчика импуль- соз,-причем выход второго триггера  вл етс  выходом устройства дл  подключени  к входу запроса прерывани  ЭВМ, управл ющий вход шинного формировател  и вход сброса второго триггера  вл ютс  входом чтени  устройства дл  подключени  к шине управлени  ЭВМ..