SU1001074A1 - Устройство сопр жени - Google Patents

Description

(54) УСТРОЙСТВО СОПРЯЖЕНИЯ

Иэобрегение относитс  к вычислительной технике, в частности к устройствам сопр жени  различных по скоростным характеристикам источников и приемников информации, и может быть использовано в системах обмена данными.

Известно устройство сопр жени , содержащее дешифратор адреса, формирователь , триггер, первый и второй элементы И .IJ .

Недостатком устройства  вл етс  необкодимость затрат значительного количества оборудовани .

Наиболее близким к предлагаемому по технической сущности и достигаемому результату  вл етс  устройство сопр жени , содержащее дешифратор адреса, формирователь , триггер, элементы , НЕ, коммутатор каналов, регистр сдвига , дешифратор кода запроса, схему сравнени  f 2 J.

Недостатком известного устройства  вл етс  малое быстродействие и низкие функциональные возможности.

Цель изобретени  - повьппение быстродействи  устройства. :

Поставленна  цель достигаетс  тем, что в устройство сопр жени , содержащее коммутатор каналов, дешифратор кода запроса, схему сравнени , дешифратор адреса, регистр адреса, формирователь

10 импульсов, первый, второй элементы НЕ, первый элемент И, выход которого соединен с тактовым входом регистратора адреса , а первый вход св зан с входом первого элемента НЕ и с первым тактовым

Claims (2)

15 выходом коммутатора каналов, асоды которого  вл ютс  группой входов устройства , информационный выход коммутаторов каналов соедитген с информационным вхо20 дом регистра адреса, выход которого св зан с первым входом дешифратора адреса , вьгход которого соединен с первым входом схемы сравнени , второй вход когорой св зан с первым выходом дешифра тора кода запроси, второй вьрсод которого соединен с управл ющим входом коммутатора каналов, а вход дешифратора кода запроса  вл етс  запросЙ1ым Входом устройства, вход окончани  записи усТройства св зан с первым входом формировател  импул1эсов, второй вход.которого соединен с выходом первого элементта НЕ, а выход второго элемента НЕ соединен с вторым входом первого эле; мента И введены первый, второй, третий регистры сдвига, второй. Третий, чет вертый п тый, шестой, седьмой восьмой эп . менты И, третий и четвертый элементы НЕ элемент И ЛИ, причем выход первого регис ра сдвига соединен с вторьхм входом дёшифратора адреса, входом второго элеме та НЕ, первыми входами второго и третьего элементов И, выход второго элемента И соединен с первым тактовым входом третьего регистра сдвига, выходы каждого разр да которого соединены с управл кшими входами соответству щихразр аов второго регистра савига,вы- ходы первого, 11-1 и и-го разр дов третьего регистра сдвига  вл ютс  соответственно выходами запрета записи, готовности информации и запрета считывани , информационный выход второго регистра св зан с первым входом четвертого элемента И, выход которого  вл етс  информационным выходом устройства , а второй вход соединен с вькодом п того элемента И и с.тактовым входом второго регистра сдвига и вторым тактовым входом третьего регистра сдвига, тактовый вход устройства св зан с вторыми входами п того и шестого элемен тов И, первый вход шестого элемента И соединен с тактовым выходом коммутатора каналов, а выход шестого элемента И св зан с выходом стробирова га  устройства и с входом третьего элемента НЕ, выход которого св зан с первым входом п того элемента И, выход схемы сравнени  соединен с входом четвертого элемента НЕ и первым входом восьмого элемента И. второй и третий входы которого св заны соответственно с информа ционным выходом коммутатора каналов и выходом формировател  импульсов, а выход Восьмого элемента И соединен с информационным входом второго регист ра сдвига, выход четвертого элемента НЕ св зан с вторым входом третьего элемента И, выход которого соединен с выходом запроса повторной перодачн устройства и первым входом 3nrNjeHTa ИЛИ, второй вход KOToptoro св зан с входом окончани  записи устройства,, выход элемента ИЛИ св зан с установленным входом первого регистра сдвига, тактовый вход которого св зан с выходом седьмого элемента И, выходы которого соединены соответственно с тактовым быходом коммут.атора каналов и выходом первого элемента И. На чертеже приведена структурна  схема устройства. Устройство сопр жени  содержит элементы И 1-8, регистры 9-11 сдвига, элементы НЕ 12-15, формирователь. 16 импульсов, коммутатор 17, регистр 18 адреса, элемент ИЛИ 19, дешифратор 2О кода зштроса, дешифратор 21 адреса , схему 22 сравнени , информацион-i i ный выход 23, выход 24 запрета .считывани , выход 25 готовности информации,, вызсод 26 запрета записи, выход 27 стробировани , выход 28 запроса повторной передачи, информационный вход 29, вход 2О окончани  записи, запросный 31 и j тактовый 32 входы устройства. Устройство работает следующим образом . . Дешифратор 2О кода запроса по коду запроса, поступающему на вход 31, производит Ьыбор в коммутаторе 17 определенного канала, одновременно формиру  код адреса требуемой информации в схему 22 сравнени . Инфбрмаци , поступаюша  на вход 29, проходит через коммутатор 17 каналов и поступает на информационный вход регистра 18 адреса. Одновременно тактовые импульсы с первого выхода коммутатора -17 - каналов через открытый элемент И 1 поступают на тактовый вход регистра 18 адреса и через открытый элемент И 7 на тактовый вход регистра 9 сдвига, нулевой сигнал с выхода старшего разр да которого через элемент НЕ 13 держит открытым элемент И 1. При по влении единицы в старшем разр де регистра 9 сдвига элемент И 1 закрываетс  и тактовые импульсы не поступают на тактовые входы регистра 18 адреса и регистра 9 сдвига, что свидетельствует о заполнении регистра 18 адреса кодом адреса канала. Этот же сигнал поступает в дешифратор 21 адреса как разрешение дешифрации. Если адрес прин той информации не совпадает с адресом, требуемым кодом запроса, то схема 22 сравнени  не срабатывает и иифор.моци  с коммутатора 17 каналов на вход регистра 10 сдвига не поступает, что говорит о невозможности дальнейшей передачи информации от канала а ненту . Нулевой сигнал с выхода схемы 22 сравнени  через элемент НЕ 15 поступает на вход элемента И 3, открытого по второму входу единичным сигналом с выхода старшего разр да регистра 9 сдвига. Сигнал с выхода элемента И 3 через элемент ИЛИ 19 устанавливает регистр 9 сдвига в исходное положение и поступает на выход 28 как запрос устройства сопр жени  на повторную передачу информации. При совпадении адресов с дешифратора 21 адреса и дешифратора 20 кода запроса схема 22 сравнени  вьфабатывает сигнал .на открытие элемента И 8. Через элемент И 8 информаци  поступает на информационный вход регистра 10 сдвига. Перед началом работы в крайнем правом разр де регистрра; 11 сдвига записана единица, котора  разрешает запись первого бита информации в правый крайний разр д регистра 10 сдвига. Очередной тактовый импульс, сопровождающий бит информации , через элемент И 2, открытый по второму входу сигналом с выхода старшего разр да регистра 9 сдвига, поступает на тактовый вход регистра 11 сдвига и сдвигает единицу старшего разр да регистра 11 сдвига влево, разреша  тем самым запись очередного бита информации во второй справа разр д регистра 10 спвига.В пальнейшем процесс записи информации повтор етс . При сдвиге единицы в крайний левый разр д регистра 11 сдвига с управл ющего- вы хода 26 выдаетс  сигнал Запрет записи , и дальнейша  запись информации приостанавливаетс  до освобождени  хо т  бЬ1 одного разр да регистра 10 сдви га.. , После окончани  записи в регистр 1О сдвига на вход ЗО поступает сигнал Окончание записи, который через формирователь 16 импульсов закрьюает элемент .И 8. Этот же сигнал через . элемент ИЛИ 19 устанавливает регист 9 сдвига в исходное состо ние. Режим считывани  информации моАе начатьс  при по влении управл ющего сигнала с выхода 25, т. е. при наличии хот  бы одного бита информации в рэги ре ,1О. сдвига. Тактовые импульсы считывани  информации с входа 32 через открытый по первому входу элемет И 5 поступают на второй тактовый вход регистра 11 сдвига и на тактовый вход регистра 10 сдвига. При поступлений тактового импульса считывани  происходит сдвиг информации, наход щейс  в первом регистре 1О сдвига вправо на один разр д и первый бит информатт через открытый элемент И 4 вьшаетс  на информационный выход 23 устройства . Этим же тактовым импульсом пров водитс  сдвиг вправо на один разр д единицей, записанной в регистре 11. сдвига. При по влении управл ющего сигнала с выхода 24, т. е. при отсутствии информации в регистре 10 сдвига прекращаетс  подача тактовьис импульсов дл  считьюани  информации. В режиме совмещени  процессов записи и считывани  могут возникнуть случаи одновременного прихода тактовых импульсов на запись и на считывав ние, В цел$1х предотвращени  потерь информации приоритет отдаетс  режиму записи . Это осуществл етс  тем, что тактовые импульсы на запись и чтение по-г ступают на элемент И 6, сигнал с выхода которого через элемент НЕ 14 закрывает элемент И 5 и тактовые импульсы считывани  не поступают-на регистры Ю и 11 сдвига. Сигнал с выхода элемента И 6 поступает на управл ющий выход 27 устройства. Это свидетельствует абоненту об отсутствии информации на данный такт считьюани . Так как передача информации происходит независимо от приема, то частота тактовых импульсов записи и чтени  может быть произвольной. Таким офазом устройство позвол ет по сравнению с прототипом повысить быстродействие за счет совмещени  режимов записи-считывани , отсутстви  потерь времени на запись информации при несовпадении адреса принимаемой информации с адресом, требуемым кодом запроса и совмещени  процесса записи и считывани . Кроме того, отсутствует ограничение по объему передаваемой информации , сопровождаемой одним адресом. Формула изобретени  Устройство сшр жени , содержащее коммутатор каналов, дешифратор кода запрос а, схему., сравнени , дешифратор

адреса, регистр адреса, формирователь, импульсов, первый, второй элементы НЕ, первый элемент И, выход которого соединен с тактовым входом регистра адреса , а первый вход св зан с входом перВбго элемента НЕ и с первым тактовым выходом коммутатора каналов, входы которого  вл ютс  группой входов Устройства , информанионный выход коммутато-. ра каналов соединен с информационным

входом регистра адреса, выход которого св зан с первым входом дешифратора адреса,. Выход которого соединен с первым входом схемы сравнени , второй вход которой св зан с первым выхЬйом дешифратора кода запроса, второй выход которого соединен с управл ющим нходом коммутатора каналов, а вход дешифратора кода .запроса  вл етс  запросным входом устройства, вход окончани  записи устройства св зан с первым входом формировател  импульсов, второй вход которого соединен с выходом первого элемента НЕ, а выход второго элемента НЕ соединен с вторым входом первого элемента И, отличающеес 

тем, что, с целью повьшгени  быстродействи  устройства, в него введеньт первый второй третий регистры сдвига, второй, третий, четвертый, п тый шестой, седьмой , восьмой элементы И, третий и чет(вертый элементы НЕ, элемент ИЛИ, причем выход первого регистра сдвига соединен с вторым входом деш:ифратора адреса , входом второго элемента НЕ, первыми входами второго и третьего элементов И, выход второго эдемента И соединен с первым тактовым входом третьего регистра сдвига, выходы каждого разр да которого соединены с управл ющими входами соответствующих разр дов второр го сдаига, выходы первого, п-1 и п-го разр дов третьего регистра сдвига  вл ютс  соответственно выходами зоаре та записи, готовности информации и запрета считывани  устройства, информационный выход второго регистра св зан с первым входом четвертого элемента И, выход которого  вл етс  информационным выходом уЬтройства, а второй вход соединён с выходом п того элемента И. и с тачстовым входом второго регистра сдвига и вторым тактовым входом третьего регистра сдвига, тактовый вход устройства св зан с йторыми Входами п того и шестого элементов И, первый вход шестого элемента И соединен с тактовым выходом коммутатора каналов, а выход шестого элемента И св зан с выходом стробировани  устройства и с вкодом третьего элемент НЕ, выход которого св зан с первым вхдом п того элемента И, выход схемы сравнени  соединен с входом четвертого элемента НЕ и первым входом восьмого элемента И, второй и третий входы которого св заны соответственно с информационным выходом коммутатора каналов и выходом формировател  импульсов, а выход восьмого элемента И соединен с информационным входом второго регисра сдвига, выход четвертого элемента НЕ св зан с вторым входом третьего элемента И, выход которого соединен с выходом запроса повторной передачи устройства и первым входом элемента ИЛИ, второй вход которого св зан с входом окончани  записи устройства, выход элемента ИЛИ св зан с устейовочным входом первого регистра сдвига, тактовый вход которого св зан с выходом седьмого элемента И, выходы которого соединены соответственно с тактовым выходом коммутатора каналов и выходом первого элемента И.

Источники информации, прин тые во внимание при экспертное

1,Авторское свидетельство СССР № 488202, кл. GO6 F 3/04, 1976.

2.Авторское свидетельство СССР № 656О49, кл. G06F 3/О4, 1979.

.

1л

Vb

±

U - -г

у

«SI

ф ф

tr

tD

&

4

ж -f К

1

k-

у V

«о