SU1675894A1 - Устройство сопр жени двух магистралей - Google Patents

Abstract

Изобретение относитс  к вычислительном технике и может быть использовано дл  сопр жени  магистрали МПИ с внешними устройствами, имеющими интерфейс Обща  шина (ОШ). Целью изобретени   вл етс  повышение пропускной способности магистрали, Устройство содержит приемопередатчики , блок управлени  режимом, коммутаторы, регистр данных, блок управлени  ПДП, регистр адреса, блок передачи информации, блок управлени  обменом. 2 з.п. ф-лы, 10 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  сопр жени  магистрали устройств с магистральным параллельным интерфейсом (МПИ) (типа Электроника 60) с внешними устройствами р да СМ ЭВМ, имеющими интерфейс Обща  шина (ОШ).

Целью изобретени   вл етс  повышение пропускной способности магистрали МПИ за счет организации работы устройства с магистралью МПИ в режиме пословного обмена данными в ПДП при выполнении побайтных операций обмена данными с магистралью ОШ.

На фиг. 1 представлена функциональна  схема предлагаемого устройства; на фиг. 2-4 - пример реализации функциональной схемы блока управлени  обменом; на фиг. 5 - функциональна  схема блока управлени  режимом; на фиг. 6 и 7 - функциональ- на  схема блока управлени  ПДП (с примерами реализации узла сравнени , дешифратора , узла счетчиков); на фиг. 8-10 - примеры реализации функциональных схем

блока передачи информации, регистра адреса и приемопередатчика (управлени  обменом ).

Устройство (фиг. 1) содержит приемопередатчики 1-5, блок 6 управлени  режимом, первый 7 коммутатор, регистр 8 данных, второй 9 коммутатор, блок 10 управлени  пр мым доступом к пам ти (ПДП), регистр 11 адреса, блок 12 передачи информации, блок 13 управлени  обменом, приемопередатчики 14-16, адресные 17, информационные 18 и управл ющие 19 шины магистрали ОШ, задающие входы 20 и 21 устройства, адресно-информационные 22 и управл ющие 23 шины магистрали МПИ, шины 24-33 внутренних св зей устройства.

Блок 13 управлени  обменом (фиг. 2-4) содержит дешифратор 34, элементы И 35- 41, элементы 42-54 задержки, элемент И- НЕ 55, элементы И-ИЛИ 56-61, элементы И-ИЛИ-НЕ 62-70,триггеры 71-81, шины 82- 86 внутренних св зей блока, элементы ИЛИ 87-90, элементы ИЛИ-НЕ 91-94. одновибсл

с

о

VI

ел

00

ю J

раторы 95-100, элемент И 101 и триггеры 102-106.

Блок 6 управлени  режимом (фиг. 5) содержит элементы И 107-116, элементы ИЛИ 117-119 и элемент И-ИЛИ 120.

Блок 10 управлени  ПДП (фиг. 6 и 7) содержит элементы И 121-125.1 и 125.2, элементы И-ИЛИ-НЕ 126-128, триггеры 129-138, шины 139-148 внутренних св зей блока, элементы И-ИЛИ 149 и 150, узел 151 сравнени , дешифратор 152, узел 153 счетчиков , Узел 151 сравнени  состоит из схем 154-157 сравнени  и элементов И 158-159. Дешифратор 1S2 состоит из дешифратора 160, элемента И-НЕ 161 и элемента НЕ 162.

Узел 153 счетчиков состоит из счетчиков 163-166. Блок 12 передачи информации (фиг. 8) содержит две БИС К 1801 ВП-034 167 и 168,

Регистр 11 адреса (фиг. 9) содержит элементы И-ИЛИ 169 и 170, БИС К 1801 ВП-034 171 и триггеры 172 и 173. Приемопередатчик 14 управлени  обменом (фиг, 10) содержит магистральный приемопередатчик 174 К 559 ИПЗ, передатчик 175 (К 559 ИП1) и приемники 176 и 177 (К 599 ИП2).

Устройство реализует обмен информацией между микроЭВМ на магистрали МПИ и внешними устройствами на магистрали ОШ. При этом устройство, инициирующее передачу информации, может находитьс  как на магистрали МПИ, так и на магистрали ОШ. Устройство формирует временные последовательности сигналов магистралей МПИ и ОШ при выполнении операций записи , чтени , захвата магистрали, передачи вектора прерывани .

Если устройство - инициатор обмена находитс  на магистрали МПИ, то осуществл етс  процедура программного обмена, т.е. выполнение операций чтени  или записи с магистрали МПИ. Допустимый формат принимаемой и передаваемой информации определ етс  разр дностью адресно-информационной шины микроЭВМ (минимально 16 разр дов).

Если устройство - инициатор обмена находитс  на магистрали ОШ, то осуществл етс  либо процедура пр мого доступа в пам ть (ПДП), т.е. последовательность выполнени  операций захвата магистрали МПИ и чтени  или записи с магистрали ОШ. либо процедура передачи вектора прерывани  в магистраль МПИ. Формат передаваемой или принимаемой информации определ етс  форматом регистра внешнего устройства, передающего или принимающего информацию непосредственно с магистрали ОШ.

Формат регистра вектора прерывани , как правило, 16-разр дный, т.е. передача между магистрал ми осуществл етс  в едином формате, А формат регистра данных,

например, дл  устройства внешней пам ти на магнитных лентах, дисках и других, работающих при обмене информацией в ПДП, составл ете разр дов, причем информаци  в (с) него поступает поочередно с (на) млад0 шей (ую) и старшей (ую) группы (у) информационных шин магистрали ОШ. Поэтому, чтобы не организовывать дважды процедуры захвата магистрали и следующую за ним операцию чтени  или записи с магистрали

5 ОШ, можно использовать схему предлагаемого устройства.

Устройство может работать как в режиме пословного, так и побайтного обмена данными в ПДП с магистралью МПИ. Режим

0 пословного обмена в ПДП в случае, когда регистр внешнего устройства имеет байтный формат, задаетс  коммутацией перемычками задающих входов 20 и 21 устройства с уровнем логической 1 дл 

5 операций записи и чтени  соответственно. Пор док работы устройства в режиме пр мого доступа к пам ти следующий.

Процедура программной загрузки с магистрали МПИ (передача кода выполн емой

0 в ПДП команды длины массива передаваемых в ПДП данных в байтах).

С адресно-информационной 22 шины магистрали МПИ на входы-выходы приемопередатчиков 16 (адреса-данных) поступает

5 адрес регистра команд, размещаемого во внешнем устройстве (ВУ),

Приемопередатчики 16 предназначены дл  св зи внутренних узлов устройства и адресно-информационной 22 шины магист0 рали МПИ и представл ют собой п ть микросхем (дл  18-рззр дной шины) магистральных приемопередатчиков (пример, К 559 ИПЗ). Полученный адрес (АД 17 - 00) запоминаетс  в регистре 11 адреса по сигналу ОБМ

5 (синхронизаци  обмена), поступающему на вход разрешени  записи в регистр 1 адреса, и одновременно разр ды АД 15 - 00 поступают в блок 10 управлени  ПДП, Блок 10 управлени  ПДП  вл етс  программно-до0 ступным и предназначен дл  организации пословного и побайтного обмена информацией в ПДП.

Узел 151 сравнени  предназначен дл  селекции адресов регистра команд и счетчи5 ка байтов, размещенных в ВУ, и инициализации работы блока 10 управлени  ПДП.

Разр ды АД 12 -00 поступают на входы АО-АЗ первой группы схем 154-157 сравнени  узла 151 сравнени , сопровождаемые сигналом ОБМ с шины 28, поступающим на третью группу входов блока 10 управлени  ПДП. Базовый адрес регистра команд , размещаемого в В У, закоммутирован на входах ВО-ВЗ первой группы схем 154- 157 сравнени . При совпадении передаваемого из магистрали МПИ адреса с базовым на выходе первого элемента И 159 выставл етс  признак обращени  к регистру команд ВУ. Этот признак устанавливает триггер 131 в единичное состо ние при наличии сигнала ВУ (выбор устройства), поступающего на третий вход блока 10 управлени  ПДП. Состо ние триггера 130 сохран етс  на врем  действи  сигнала ОБМ.

Регистр 11 адреса предназначен дл  хранени  и выдачи адреса в магистраль ОШ через приемопередатчики 1 (адреса) на врем  действи  сигнала разрешени  выдачи адреса в магистраль ОШ, поступающего на соответствующие входы приемопередатчиков 1 (адреса) и регистра 11 адреса с шины 29 блока 13 управлени  обменом. Сигнал ВУ, поступающий на задающий вход регистра 11 адреса (через элементы И-ИЛИ 169 и 170 на установочные входы триггеров 172 и 173), участвует в формировании старших разр дов А 16, А 17 магистрали ОШ. Приведенна  в качестве примера схема реализации регистра 11 адреса (фиг. 9) позвол ет согласовать 16-разр дное поле адреса-дан- ных магистрали МПИ и 18-разр дное поле адреса магистрали ОШ. Приемопередатчики 1 предназначены дл  св зи внутренних узлов устройства с адресной шиной 17 магистрали ОШ и выполнены в виде п ти микросхем магистральных приемопередатчиков , например, К 559 ИПЗ.

По окончании адресного обмена в магистрали МПИ микроЭВМ через приемопередатчики 16 (адреса-данных) выдает на соответствующую группу входов блока 12 передачи информации и блока 10 управлени  ПДП содержимое регистра команд ВУ. Разр ды АД 15 - 00 запоминаютс  в блоке 12 по сигналу разрешени  записи данных из МПИ из блока 13 управлени  обменом.

Блок 12 передачи информации предназначен дл  хранени  и выдачи прин той из магистрали МПИ информации в магистраль ОШ, а также дл  мультиплексировани  адреса и данных, прин тых из магистрали ОШ, в адресно-информационные шины 22 магистрали МПИ. Выдача информации в информационные шины 18 магистрали ОШ осуществл етс  через приемопередатчики 2 и -3 (данных) пословно либо побайтно во врем  действи  сигналов разрешени  выдачи старшего и соответственно младшего байта данных в магистраль ОШ, поступающих соответственно с шин 30 и 31 устройства .

Приемопередатчики 2 и 3 (каждый в отдельности ) выполнены на двух микросхемах

магистральных приемопередатчиков, например , К559 ИПЗ. В блоке 10 управлени  ПДП используетс  часть содержимого регистра команд ВУ, котора  несет информацию о коде выполн емой команды и поступает

0. на группу входов дешифратора 152, вход щего в блок 10 управлени  ПДП, В данном примере реализации дешифратора 152 (фиг. 6) используютс  разр ды АД 03 - 01 содержимого регистра команд ВУ. Дешифра5 тор 152 предназначен дл  формировани  признака типа выполн емой в ПДП команды: на первом его выходе формируетс  признак команды типа Чтение, на втором - типа Запись. В данном примере реализа0 ции первый признак формируетс  на выходе элемента И-НЕ 161, осуществл ющего дизъюнкцию ЗПР (запись с расширенным промежутком) и ЗП (запись), второй признак - на выходе элемента НЕ 162 по сигналу ВС

5 (воспроизведение), формируемому на выходе дешифратора 160. Дешифраци  признака осуществл етс  при наличии сигнала ДЗП (запись данных), поступающего с шины 28 устройства, и единичного состо ни 

0 триггера 130, поступающих через первый элемент И 122 на управл ющий вход дешифратора 152. Признаки типа выполн емых в ПДП команд устанавливают в единичное состо ние соответственно триггеры 131 и 132,

5 состо ние которых остаетс  неизменным до окончани  передачи всего массива информации в ПДП.

Аналогично описанному осуществл етс  передача в магистраль ОШ длины масси0 ва информации, передаваемого в ПДП, со следующими отличи ми.

Разр ды адреса АД 12 - 00 , поступающие на входы АО-АЗ второй группы схем 154-156 сравнени  узла 151 сравнени , сра5 ниваютс  с базовым адресом счетчика байтов , размещенного в ВУ.

Базовый адрес закоммутирован на входах ВО-ВЗ второй группы схем 154-156. При совпадении адресов на выходе элемен0 та И-158 формируетс  признак обращени  к счетчику байтов ВУ, устанавливающий в единичное состо ние триггер 129. Состо ние последнего сохран етс  до сброса сигнала ОБМ. Сигнал ДЗП, поступающий с

5 шины 28 устройства на соответствующий вход третьей группы блока 10 управлени , стробирует единичное состо ние триггера 129 на одном из входов элемента И 121. Сигнал с выхода элемента И 121 управл ет записью младшего разр да содержимого

счетчика байтов ВУ АДОО с магистраль МПЙ в триггер 133 и разр дов АД 15-00 данных в узел 153 счетчиков.

Триггер 133 предназначен дл  хранени  младшего разр да содержимого счетчика байтов ВУ на врем  передачи массива информации в ПДП. Узел 153 счетчиков предназначен дл  подсчета длины передаваемого массива данных в байтах. Установка триггера 133 в единичное состо ние означает, что длина массива передаваемой в ПДП информации равна нечетному числу байтов. Сброс триггера 133 осуществл етс  по концу передачи всего массива данных в ПДП.

Процедура захвата магистрали МПИ.

Внешнее устройство, наход щеес  на магистрали ОШ, формирует сигнал ЗПД (запроса пр мого доступа), поступающий с управл ющей шины 19 магистрали ОШ на первую группу входов приемопередатчиков 5 (управлени  ПДП и прерыванием}, которые предназначены дл  св зи внутренних узлов устройства с управл ющей шиной 19 магистрали ОШ и трансл ции отдельных групп сигналов с (в) управл ющей (ую) шины (у) 23 магистрали МПИ. Приемопередатчики 5 представл ют собой 2 микросхемы магистральных приемников (например, 559 ИП2) и одну микросхему передатчиков (например , К559 ИП1). Полученный запрос пр мого доступа поступает на вход элемента И-ИЛИ 149, счетные входы узла 153 счетчиков , триггеров 134 и 135 и вход элемента И 123, образующих блок 10 управлени  ПДП. Триггеры 133, 136, 137, 134, 135 и элементы И 123, 125.1, 125.2 предназначены дл  формировани  сигналов управлени  элементами И-ИЛИ 149 и 150. Элемент И-ИЛИ 149 предназначен дл  формировани  сигнала ЗМ (захват магистрали) дл  магистрали МПИ. Элемент И-ИЛИ 150 предназначен дл  формировани  сигнала РПД И - разрешение пр мого доступа (источник) дл  магистрали ОШ.

Элементы И-ИЛИ 149 и 150 либо транслируют соответственно сигналы ЗПД и РЗМ П - разрешение захвата магистрали (приемник ) с соответствующей шины одной магистрали в соответствующую шину другой, либо участвуют в организации пословного режима обмена данными с магистралью МПИ при побайтных операци х с магистралью ОШ.

Сигнал на выходе элемента И 125.1 формируетс  по приходу сигнала ЗПД на передачу младшего байта данных (единичное состо ние триггера 134) и сбрасываетс  по сигналу ПВБ (подтверждение выборки) из магистрали ОШ на разрешение в ПДП передачи младшего байта данных (единичное состо ние триггера 136). Элемент И 123 предназначен дл  установки триггера 136 в состо ние, противоположное предыдущему . В исходном состо нии схемы триггеры 134-136 обнулены.

Сигнал на выходе элемента И 125.2 формируетс  по приходу сигнала ЗПД на передачу старшего байта данных (единичное

состо ние триггера 135) и сбрасываетс  по сигналу ПВБ из магистрали ОШ на разрешение в ПДП передачи старшего байта данных (нулевое состо ние триггера 136).

Элемент И 124 предназначен дл  установки триггера 138, который служит дл  формировани  сигнала ПЗ (подтверждение запроса), в магистраль МПИ.

Сигнал установки на выходе элемента И 124 формируетс  при наличии сигнала ПВБ

из магистрали ОШ и отсутствии сигнала ОБМ в магистрали МПИ. Сбрасываетс  сигнал ПЗ при наличии сброса сигналов ПВБ в магистрали ОШ и ОТВ (ответ) в магистрали МПИ, Элемент И-ИЛИ-НЕ 128 служит дл 

сброса сигнала ПЗ.

Узел 153 -счетчиков модифицируетс  по каждому сигналу ЗПД до тех пор, пока емкость узла 153 не станет равной нулю. Триггер 137 служит дл  определени  последнего

запроса пр мого доступа внешним устройством на магистрали ОШ. Положительный фронт сигнала переполнени  узла 153 счетчиков устанавливает триггер 137 в единичное состо ние, которое сбрасываетс  по

концу передачи массива передаваемой в ПДП информации, Элемент И-ИЛИ-НЕ 126 служит дл  сброса триггеров 131-137. На первую группу входов элемента 126 поступает сигнал УСТ (установки) из магистрали

МПИ через приемопередатчики (управлени  ПДП и прерыванием), на вторую группу входов - сигнал сброса обмена (в примере реализации СБР ОБМ) с четвертого выхода блока 13 управлени  обменом и сигнал СБ

0 с выхода триггера 137. Остальные триггеры блока 10 управлени  ПДП также имеют возможность обнул тьс  по сигналу УСТ из магистрали МПИ.

Приемопередатчики 15 (управлени  ПДП и прерыванием) предназначены дл  св зи внутренних узлов устройства с управл ющей 23 шиной магистрали МПИ и трансл ции отдельных групп сигналов с (в)

управл ющей (ую) шины (у) 19 магистрали ОШ и могут быть реализованы на двух микросхемах магистральных передатчиков(например , К 559 ИП1) и одной микросхеме магистральных приемников (например, К559 ИП2).

Процедура записи (чтени ) из магистрали ОШ.

Первый коммутатор 7 предназначен дл  формировани  младшего разр да адреса, передаваемого через блок 12 и приемопередатчики 16 в адресно-информационную шину 22 магистрали МПИ.

При наличии признака пословного режима обмена данными с магистралью МПИ при выполнении команды ЗПБ - запись байта (из блока 6 управлени  режимом обмена в ПДП) первый коммутатор 7 участвует в формировании четного адреса передаваемых слов (нулевой сигнал АД 00 в магистрали МПИ, который задаетс  сигналом логического О на втором информационном входе коммутатора 7). При отсутствии признака пословного режима обмена данными при записи, задаваемого коммутацией шины 20, коммутатор в магистраль МПИ передает те значени  младшего разр да АОО, которые поступают с соответствующей адресной шины магистрали ОШ на первый информационный вход коммутатора 7 и таким образом участвует в формировании четных и нечетных адресов в магистрали МПИ.

Регистр 8 данных (младшего байта) предназначен дл  записи и хранени  разр дов Д 07 - 00 байта данных при пословном режиме обмена данными с магистралью МПИ и выполнении команды ЗПБ.Запись в регистр 8 осуществл етс  по сигналу синхронизации записи из блока 6 управлени  режимом (обмена в ПДП). Регистр 8 может быть выполнен на одной микросхеме , например, 533 ИР 23 (в данной реализации на вход разрешени  записи должен быть подан логический О).

Второй коммутатор 9 предназначен дл  организации передачи данных при записи из магистрали ОШ из разных источников информации: либо со второй группы 3 приемопередатчиков (данных), либо с регистра

8(младшего байта). Информаци  из первого источника поступает на выход коммутатора

9при отсутствии признака пословного режима обмена информацией с магистралью МПИ при записи из магистрали ОШ, информаци  из второго источника - при наличии признака пословного режима обмена при выполнении команд ЗПБ из блока 6 управлени  режимом (обмен в ПДП).

Блок б управлени  режимом (обмена в ПДП) предназначен дл  обеспечени  работоспособности устройства в двух режимах обмена данными в ПДП с магистралью МПИ: режиме пословного обмена при выполнении побайтных и пословных операций с магистрали ОШ и режиме побайтной передачи при выполнении побайтных операций с магистрали ОШ.

Блок 6 управлени  режимом (обмена в ПДП) представл ет собой комбинационную

схему, котора  формирует группу сигналов (шина 25 устройства), поступающих в блок 13 управлени  обменом, признак пословного режима обмена данными с магистралью МПИ при выполнении команды ЗПБ, постулающий в первый 7 и второй 9 коммутатора, сигнал синхронизации записи в регистр 8 данных (фиг. 5).

В группу сигналов шины 25 вход т следующие: строб выдачи адреса в магистраль

МПИ (СТР АДР), суммарный признак команды Запись слова (ЗПСЈ), суммарный признак команды Запись байта (ЗПБГ), сигнал установки триггера выдачи старшего байта данных при чтении в магистраль

ОШ (УСТ Т АД - Д (СБ)), синхронизаци  исполнител  при записи с магистрали ОШ младшего байта данных (СХИ 1).

Услови  формировани  перечисленных сигналов следующие:

СТР АДР - (ЗПБ ЗП словНЧТС ЧТ слов)у (ЗП слов л ЧТслов ЗПО(ЧТ слов л ЧТС л ЛАОО ОМЗП слов л ЗПБ л АОО 1)v v(3n слов Л ЗПБ Л АОО О Л СБ 0) Л лСХЗ;ЗПС (ЗПС слов Л ЗПБ Л АОО 1)v

ЗПС; ЗПБС (ЗПслов ЗПБ л АОО О л СБ 0)(ЗПБ л ЗП слов);УСТ Т АД - Д (СБ) ЧТ слов л ЧТС л АОО 1 л СХЗ;СХИ 1 ЗП слов л ЗПБ л АОО О л СХЗ л СБ 0; где ЗПБ, ЗПС, ЧТС - соответственно команды Запись байта, Запись слова, Чтение слова, поступающие из блока 13 управле-- ни  обменом: ЗП слов и ЧТ слов (ЗП слов и ЧТ слов) - сигналы наличи  (отсутстви ) режимов пословного обмена данными в ПДП

при побайтных операци х записи и чтени  с (в) магистрали (ь) ОШ, задаваемые коммутацией с логической 1 (логическим О) входов 20 и 21 устройства соответственно; АОО 0 (АОО 1) - нулевое (единичное) значение

младшего разр да адреса, поступающего с магистрали ОШ; СХЗ - синхронизаци  за- датчика; СБ 0 - признак последнего запроса пр мого доступа внешним устройством .

Сигнал СТР АДР используетс  в блоке 13 дл  формировани  сигнала разрешени  выдачи адреса в магистраль МПИ.

В формуле СТР АДР выражение в квад- ратных скобках означает, что организаци  выдачи адреса в магистраль МПИ в ПДП осуществл етс  при задании послойного режима с шины 21 при чтении, если передаваемый адрес из магистрали ОШ четный, и

с шины 20 при записи в двух случа х: если адрес нечетный и если внешнее устройство выставило последний запрос пр мого доступа в пам ть и адрес четный. ЧТС, заключенное в квадратные скобки, означает команду Чтение слова при байтовом формате регистра данных внешнего устройства.

Сигналы и ЗПБЕ используютс  в блоке 13 дл  формировани  признака Запись - байт, поступающего с шины 27 устройства через приемопередатчики 14 (управлени  обменом) в магистраль МПИ. Сигнал УСТ ТАД - Д (СБ) используетс  в блоке 13 дл  формировани  сигнала разрешени  выдачи старшего байта данных и сигнала синхронизации исполнител  в магистраль ОШ при организации пословного режима передачи данных в ПДП (чтение с магистрали ОШ).

Сигнал СХИ 1 используетс  дл  формировани  ответа исполнител  на прием младшего байта с магистрали ОШ при организации пословного режима передачи данных в ПДП (запись с магистрали ОШ). Этот сигнал  вл етс  составной частью суммарного сигнала синхронизации ответа (СХИ ), который формируетс  блоком 13 и через шину 26 устройства и приемопередатчики 4 (управлени  обменом) передаетс  на соответствующую шину магистрали ОШ. Если запрос пр мого доступа в пам ть последний, то при четном адресе пам ти поступающем из магистрали ОШ после процедуры захвата магистрали, сигнал СХИ1 не формируетс , а в блоке 13 в результате формировани  последовательности выполнени  операции записи в ПДП формируетс  втора  составл юща  сигнала СХИ,

Элемент И 116 формирует признак пословного режима обмена данными в ПДП при выполнении команды ЗПБ. При наличии этого признака и четного адреса (сигнал АОО 0), передаваемого из магистрали ОШ в ПДП и стробируемого сигналом СХЗ, элемент И 109 формирует сигнал синхронизации записи в регистр 8 младшего байта.

Приемопередатчики 4 и 14 (управлени  обменом) предназначены дл  св зи внутренних узлов устройства соответственно с управл ющими шинами 19 магистрали ОШ и 23 магистрали МПИ. Приемопередатчики 4 (управлени  обменом) представл ют собой две микросхемы магистральных приемопередатчиков , например, К559 ИПЗ. Пример реализации приемопередатчиков 14 (управлени  обменом) представлен на фиг, 10,

В примере реализации (фиг, 2-4) блок 13 управлени  обменом представл ет собой асинхронный автомат, состо щий из комби

национной схемы и пам ти, Така  реализаци  позвол ет повысить быстродействие устройства в целом по сравнению с синхронными автоматами, Блок 13 управлени  обменом предназначен дл  организации двустороннего обмена управл ющими сигналами магистралей МПИ и ОШ и координации работы внутренних узлов устройства .

0 На фиг. 2 представлен пример реализации части блока 13 управлени  обменом, котора  предназначена дл  формировани  сигналов управлени  работой отдельных узлов устройства,

5 На фиг, 3 представлен пример реализации части блока 13 управлени  обменом, котора  предназначена дл  формировани  группы сигналов управлени  магистрали МПИ (устройство - инициатор на магистра0 ли ОШ), сигнала СХИ магистрали ОШ и сигнала сброса обмена.

На фиг. 4 представлен пример реализации части блока 13 управлени  обменом, котора  предназначена дл  формировани 

5 группы сигналов управлени  магистрали ОШ (устройство-инициатор на магистрали МПИ), сигнала ответа устройства в магистраль МПИ и сигнала сброса регистра 11 адреса .

0 Пам ть, реализованна  на фиг. 2 на D- триггерах 71-75, предназначена дл  формировани  сигналов разрешени  соответственно на шинах 30-33, 29 устройства . Элементы ИЛИ 87 и 88 предназначены

5 дл  формировани  сигналов управлени  передатчиками 14 (управлени  обменом) и 16 (адреса-данных).

Элемент И-ИЛИ-НЕ 65 предназначен дл  формировани  сигнала разрешени  за0 писи данных из магистрали ПМИ в блок 12 передачи информации.

Комбинационна  схема, реализованна  на фиг. 2, состоит из схем установки и сброса соответствующих элементов пам ти. Схе5 ма установки D-триггера 73 образована дешифратором 34 выполн емых в ПДП команд (ЧТС, ЧТСП, ЗПС, ЗПБ), элементом И-НЕ 55, элементом И 35.

Схема сброса D-триггера 73 образова0 на элементом 42 задержки и элементом И-ИЛИ-НЕ 62.

Схемы установки D-триггеров 71, 72, 74 и 75 реализованы соответственно на элементах И-ИЛИ 58, 59, 56 и 57, а схемы сбро5 са D-триггеров 71 и 72 - на элементе И-ИЛИ-НЕ 64, схемы сброса D-триггеров 74 и 75 - на элементе-ИЛ И-НЕ 91 и элементе И-ИЛИ-НЕ 63 соответственно.

Элементы 42, 44 и 45 задержки служат дл  выполнени  временных соотношений в

последовательност х сигналов магистралей МПИ и ОШ. Одновибратор 98 служит дл  формировани  короткого импульса по сбросу сигнала ДЧТ.

Элементы пам ти, реализованные на фиг. 3 на D-триггерах 102-105, предназначены дл  формировани  сигналов управлени  магистрал ми МПИ на шине 27 устройства. Элемент ИЛИ 89 и D-триггер 81 предназначены дл  формировани  сигнала CXHj-, поступающего через соответствующие приемопередатчики в магистраль ОШ, Одновибратор 96 и элемент 52 задержки предназначены дл  формировани  сигнала сброса обмена, поступающего с четвертого выхода блока 13 управлени  обменом на четвертый вход блока 10 управлени  ПДП. Элементы И 36, 37,101,38 и элемент И-ИЛИ 60 предназначены соответственно дл  установки D-триггеров 102-105, 81. Элемент ИЛИ-НЕ 92 и элементы И-ИЛИ-НЕ 66-68 предназначены соответственно дл  сброса D-триггеров 102-105.

Схема, состо ща  из одновибратора 97, элемента И-ИЛИ-НЕ 69 и D-триггера 106, предназначена дл  сброса D-триггера 81.

Элементы 46-50 задержки предназначены дл  выполнени  временных соотношений в последовательност х магистралей МПИиОШ.

Элементы пам ти, реализованные на фиг. 4 на D-триггерах 82-85, предназначены дл  формировани  сигналов управлени  магистрали ОШ.

Элемент 86 пам ти служит дл  формировани  сигнала ответа устройства в магистраль МПИ, элемент ИЛИ 90 - дл  формировани  сигнала управлени  приемопередатчиками 4 (управлени  обменом). Элемент И-ИЛИ-НЕ 70 служит дл  сброса D-триггеров 82-84 и дл  формировани  сигнала сброса регистра 11 адреса. Элементы И 39-41 и элемент И-ИЛИ 61 соответственно Служат дл  установки D-триггеров 83-85 и 86. Элементы ИЛИ-НЕ 93 и 94 и одновиб- раторы 99 и 100 предназначены дл  сброса D-триггеров 86 и 86. Элементы 53 и 54 задержки служат дл  выполнени  временных соотношений в последовательност х сигналов магистралей МПИ и ОШ.

Устройство, реализованное по предлагаемой схеме, не требует специального программного обеспечени . Задержка при обмене данными в ПДП, вносима  устройством , не превышает 1,5 мкс.

Claims (3)

1. Устройство сопр жени  двух магистралей , содержащее восемь приемопередатчиков , регистр адреса, блок управлени  обменом, вход-выход первого приемопередатчика  вл етс  входом устройства дл  подключени  к шинам адреса первой магистрали , входы-выходы второго и третьего приемопередатчиков  вл ютс  входом-выходом устройства дл  подключени  к шинам данных первой магистрали, входы-выходы четвертого и п того приемопередатчиков  вл ютс  входами-выходами устройства дл  подключени  к шинам управлени  первой

0 магистрали, вход-выход шестого приемопередатчика  вл етс  входом-выходом устройства дл  подключени  к шинам адрес-данные второй магистрали, входы- выходы седьмого и восьмого приемопере5 датчиков  вл ютс  входами-выходами устройства дл  подключени  к шинам управлени  второй магистрали, информационный вход первого приемопередатчика соединен с выходом регистра адреса, пер0 вый информационный вход которого соединен с первым выходом шестого приемопередатчика, второй выход которого соединен с вторым информационным входом регистра адреса, вход сброса которого

5 соединен с первым выходом блока управлени  обменом, вход записи регистра адреса соединен с входом записи блока управлени  обменом и с первым выходом седьмого приемопередатчика, второй выход которого

0 соединен с первым стробирующим входом блока управлени  обменом и с синхровхо- дом регистра адреса, вход чтени  которого соединен с синхровходом первого приемопередатчика и с вторым выходом блока уп5 равлени  обменом, третий, четвертый, п тый, шестой и седьмой выходы которого соединены соответственно с синхровхода- ми второго, третьего, четвертого, шестого и седьмого приемопередатчиков, первый вы0 ход управл ющих данных блока управлени  обменом соединен с информационным входом четвертого приемопередатчика, выход которого соединен с первым входом управл ющей информации блока управлени  об5 меном, второй вход управл ющей информации которого соединен с информационным выходом седьмого приемопередатчика , информационный вход которого соединен с вторым выходом управл ющих

0 данных блока управлени  обменом, выход прерывани  п того приемопередатчика соединен с вторым стробирующим входом блока управлени  обменом, третий строби- рующий вход которого соединен с первым

5 выходом восьмого приемопередатчика, информационный выход которого соединен с информационным входом п того приемопередатчика , первый информационный выход которого соединен с первым информационным входом восьмого приемопередатчика,

первый выход первого приемопередатчика соединен с четвертым стробирующим входом блока управлени  обменом, отличающеес  тем, что, с целью повышени  пропускной способности, в него введены блок управлени  пр мым доступом к пам ти, блок управлени  режимом, регистр данных, первый и второй коммутаторы, блок передачи информации, первый, второй, третий и четвертый синхровходы которого соединены соответственно с третьим, четвертым, восьмым и дев тым выходами блока управлени  обменом, дес тый выход которого соединен с входом записи блока передачи информации , первый выход первого приемопередатчика соединен с первым информационным входом первого коммутатора и с первым стробирующим входом блока управлени  режимом, вход записи слов и вход чтени  слов которого  вл ютс  входами записи и чтени  устройства дл  подключени  к первой магистрали, выход данных первого приемопередатчика соединен с первым информационным входом блока передачи информации, второй информационный вход которого соединен с выходом первого коммутатора , управл ющий вход которого соединен с управл ющим входом второго коммутатора и с первым выходом блока управлени  режимом, второй стробирующий вход которого соединен с первым выходом четвертого приемопередатчика, второй информационный вход первого коммутатора соединен с шиной нулевого потенциала устройства , третий и четвертый информационные входы блока передачи информации соединены соответственно с выходом второго приемопередатчика и с выходом второго коммутатора, первый и второй информационные входы которого соединены соответственно с выходом третьего приемопередатчика и с выходом регистра данных, информационный вход которого соединен с выходом третьего приемопередатчика, информационный вход которого соединен с первым выходом блока передачи информации , второй выход которого соединен с информационным входом второго приемопередатчика , третий и четвертый выходы блока передачи информации соединены соответственно с первым и вторым информационными входами шестого приемопередатчика , второй выход которого соединен с п тым информационным входом блока передачи информации и с первым информационным входом блока управлени  пр мым доступом к пам ти, второй выход которого соединен с тактовым входом регистра данных , выход режимных данных блока управлени  режимом соединен с третьим

информационным входом блока управлени  обменом, третий выход управл ющих данных которого соединен с информационным входом блока управлени  режимом.

третий стробирующий вход которого соединен с первым выходом блока управлени  пр мым доступом к пам ти, входы записи и чтени  слов которого соединены соответственно с входами записи и чтени  слов блока

0 управлени  режимом, второй выход данных шестого приемопередатчика соединен с вторым информационным входом блока управлени  пр мым доступом к пам ти, третий информационный вход которого

5 соединен с выходом данных седьмого приемопередатчика , одиннадцатый выход блока управлени  обменом соединен с первым стробирующим входом блока управлени  пр мым доступом к пам ти, вход сброса ко0 торого соединен с первым выходом восьмого приемопередатчика, выход данных блока управлени  пр мым доступом к пам ти соединен с вторым информационным входом восьмого приемопередатчика, второй выход

5 которого соединен с вторым стробирующим входом блока управлени  пр мым доступом к пам ти, второй выход которого соединен со стробирующим входом п того приемопередатчика , третий стробирующий вход бло0 ка управлени  пр мым доступом к пам ти соединен с вторым выходом седьмого приемопередатчика .

2, Устройство по п. 1,отличающее- с   тем, что блок управлени  режимом со5 держит дес ть элементов И, три элемента ИЛИ, элемент И-ИЛИ, причем первые входы с первого по седьмой элементов И и первый вход первого элемента ИЛИ образуют вход режимных данных блока, первый вход вось0 мого элемента И соединен с вторыми входами первого, четвертого, п того и шестого элементов И и  вл етс  входом записи слов блока, второй вход второго элемента И соединен с вторым входом третьего, седьмого

5 и восьмого элементов И и  вл етс  входом чтени  слов блока, первый вход дев того элемента И соединен с первым входом дес того элемента И и с третьими входами третьего, четвертого, п того и седьмого эле0 ментов И и  вл етс  первым стробирующим входом блока, четвертый вход седьмого элемента И соединен с вторыми входами дев того и дес того элементов И и с первым , вторым, третьим входами элемента И5 ИЛИ и  вл етс  вторым стробирующим входом блока, четвертый вход п того элемента И соединен е третьим входом дев того элемента И и  вл етс  третьим стробирующим входом блока, выходы первого , второго и восьмого элементов И соединены с вторым, третьим и четвертым входами первого элемента ИЛИ, выход которого соединен с четвертым и п тым входами элемента И-ИЛИ, шестой и седьмой входы которого соединены соответственно с выходами третьего и четвертого элементов И, восьмой вход элемента И-ИЛИ соединен с первым входом второго элемента ИЛИ и с выходом п того элемента И, первый вход третьего элемента ИЛИ соединен с первым входом первого элемента ИЛИ, вторые входы второго и третьего элементов ИЛИ соединены соответственно с выходами п того и четвертого элементов И, выход шестого элемента И соединен с четвертым входом дев того и третьим входом дес того элементов И, выход элемента И-ИЛИ, выходы второго и третьего элементов ИЛИ, выходы седьмого и дев того элементов И подключены к выходу режимных данных блока, а выходы шестого и дес того элементов И подключены соответственно к первому и второму выходам блока,

3. Устройство по п. 1,отличающее- с   тем. что блок управлени  пр мым доступом к пам ти содержит узел сравнени , дешифратор , узел счетчиков, дес ть триггеров, шесть элементов И, два элемента И-ИЛИ, три элемента И-ИЛИ-НЕ, выход первого триггера соединен с первыми входами первого элемента И-ИЛИ и первого элемента И-ИЛИ-НЕ и подключен к первому выходу блока, выход второго элемента И- ИЛИ подключен к второму выходу блока, второй, третий, четвертый входы первого элемента И-ИЛИ соединены между собой и с первым входом второго элемента И-ИЛИ и подключены к входу чтени  слов блока, п тый, шестой, седьмой и восьмой входы первого элемента И-ИЛИ объединены между собой и подключены к входу записи слов блока, второй вход первого элемента И- ИЛИ-НЕ подключен к первому стробирую- щему входу блока, вход сброса которого подключен к третьему и четвертому входам первого элемента И-ИЛИ-НЕ, к первому и второму входам второго элемента И-ИЛИ- НЕ и к первому и второму входам третьего элемента И-ИЛИ-НЕ, второй и третий входы второго элемента И-ИЛИ объединены между собой и подключены к второму стробиру- ющему входу блока, третий стробирующий вход которого подключен к D-входам второго и третьего триггеров, тактовый вход узла счетчиков соединен с тактовыми входами четвертого и п того триггеров, с первым входом первого элемента И, с дев тым, дес тым и одиннадцатым входами первого элемента И-ИЛИ и подключен к первому информационному входу блока, второй вход

первого элемента И соединен с первым входом второго элемента И, с третьим входом третьего элемента И ИЛИ-НЕ и подключен к первому информационному входу блока ,

второй информационный вход которого подключен к адресному входу узла счетчиков, к первому входу узла сравнени , к D-входу шестого триггера и к информационному входу дешифратора, второй вход второго элемента

0 И, четвертый вход третьего элемента И-ИЛИ- НЕ, первый вход третьего элемента И, управл ющий вход узла сравнени  и третий вход второго элемента И-ИЛИ-НЕ подключены к третьему информационному входу блока,

5 причем третий и четвертый входы второго элемента И-ИЛИ-НЕ объединены между собой , первый вход третьего элемента И соединен с первым входом четвертого элемента И, выход первого элемента И-ИЛИ

0 и выход седьмого триггера подключены к выходу данных блока, причем выход первого элемента И-ИЛИ соединен с D-входом седьмого триггера, выход которого соединен с п тым входом третьего элемента И5 ИЛИ-НЕ, выход третьего элемента И соединен с тактовым входом шестого триггера и с входом разрешени  счета узла счетчиков , вход сброса которого соединен с входами сброса первого, четвертого, п то0 го, шестого, восьмого, дев того и дес того триггеров и с выходом первого элемента И-ИЛИ-НЕ, первый и второй выходы узла сравнени  соединены соответственно с тактовыми входами второго и третьего тригге5 ров, входы сброса которых соединены с выходом второго элемента И-ИЛИ-НЕ, п тый и шестой входы которого соединены соответственно с выходами второго и третьего триггеров и с вторыми входами третьего

0 и четвертого элементов И, выход четвертого элемента И соединен с управл ющим входом дешифратора, первый и второй выходы которого соединены с тактовыми входами соответственно дев того и дес того тригге5 ров, D-входы которых соединены с шиной единичного потенциала устройства, выход дев того триггера соединен с двенадцатым и тринадцатым входами первого элемента И-ИЛИ и с четвертым входом второго эле0 мента И-ИЛИ, п тый вход которого соединен с четырнадцатым, п тнадцатым и шестнадцатым входами первого элемента И-ИЛИ и с выходом дес того триггера, причем шестой вход второго элемента И-ИЛИ

5 подключен к входу записи слоь блока, а седьмой вход второго элемента И-ИЛИ соединен с семнадцатым и восемнадцатым входами первого элэмента И-ИЛИ и с выходом п того элемента И, первый вход которого соединен с D-входом п того триггера и

пр мым выходом четвертого триггера, инверсный выход которого соединен с D-вхо- дом четвертого триггера, выход п того триггера соединен с первым входом шестого элемента И, второй вход которого соединен с пр мым выходом восьмого триггера, инверсный выход которого соединен с D- входом восьмого триггера и с вторым входом п того элемента И, выход шестого элемента И соединен с восьмым входом второго и восемнадцатым входом первого элементов И-ИЛИ, тактовый вход восьмого триггера соединен с выходом первого элемента И, выход второго элемента И соединен с тактовым входом седьмого триггера, вход сброса которого соединен с выходом третьего элемента И-ИЛИ-НЕ, тактовый вход первого триггера соединен с выходом узла счетчиков, D-вход первого триггера соединен с шиной единичного потенциала, дев тнадцатый вход первого элемента И-ИЛИ соединен с выходом шестого триггера.

иъ8 о ка15

25

wsSnoKaS Я (Ч) ЪЪ(2)

3/

30 25

г 27

В иск 10

26М

Фм.Ъ

26$

схи

Из блока 5

jy/Й 33(2) Л-М

88лок4

8 блок 11

таге 27(2,3} 27

Ц

ШигМ

Из5лока13 fflg

20

Jffcffd

Ъ1Ю

Z1

ЧТс об

t/ГС

1111

№

ЗПС

Из 5ша1

JSulL

400:01

113

ЗП8

11H

№& )

CX3

115

ЗП5

116

vrc

AOQ:0

со о:

117

tz

CWMK

120

ЗЛС-,

m

1/9

ЗПБ1

85лом 7t9

107

УСТТАА й(Сб)

108

СХИ1

109

в блок8

Фиг. 5

дзл

ИэблокаМ

фиг. 6

I

ex

Мз блока 14

Из блока 16

28 Из блока 1329

06М

А&-+А Т

ЖЈ

8йлох1