KR0146326B1

KR0146326B1 - 전전자 교환기용 프로세스 정합보드와 퍼스널 컴퓨터를 정합시키기 위한 인터페이스 회로

Info

Publication number: KR0146326B1
Application number: KR1019940037076A
Authority: KR
Inventors: 차현열
Original assignee: 정장호; 엘지정보통신주식회사
Priority date: 1994-12-27
Filing date: 1994-12-27
Publication date: 1998-09-15
Also published as: KR960025025A

Abstract

이 발명은 퍼스널 컴퓨터(이하 PC라함) 정합용 인터페이스 회로에 관한 것으로, 프로세스 보드내에 있는 인터페이스 회로의 기능을 PC를 통해 구현하여 PC내의 범용 슬롯(SLOT)에 이 발명을 실장하여 프로세스 보드 없이 프로세스 정합보드와 케이블을 통해 연결함으로써 시험 프로그램 개발을 용이하게 하고, 새로운 기능의 추가 시험을 가능하게 하기 위하여, 송수신데이타를 입력받아 각부로 출력하기위한 데이타 인터페이스부(10), 사용하고자 하는 포트에 데이타를 엑세스하기 위해 PC로부터의 신호를 조합하여 입출력 포트를 디코드하기 위한 입출력포트디코더부(20), 교환기로부터 데이타를 신호변환부(80)를 통해 수신하기 위한 데이타수신부(30), PC에서 교환기로 데이타를 송신하기 위한 데이타송신부(40), 데이타 송수신시에 송수신모드와 어드레스를 교환기측으로 송신하기 위한 모드/어드레스송신부(50), 데이타송수신시 동기를 맞추기 위한 클럭을 발생하는 클럭발생부(60), 이중화된 버스중 액티브한 버스를 선택하기 위한 버스선택부(70), RS422 교환신호를 TTL 신호로 TTL신호를 RS422신호로 변환하기 위한 신호변환부(80)로 구성된 PC정합용 인터페이스 회로에 관한것이다.

Description

전전자 교환기용 프로세스 정합 보드와 퍼스널 컴퓨터를 정합시키기 위한 인터페이스 회로

제1도는 본 발명의 전체 구성도.

제2도는 본 발명의 세부 구성도.

제3도는 본 발명의 타이밍도 이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 데이타 인터페이스부 20 : 입출력 포트 디코더부

30 : 데이타 수신부 40 : 데이타 송신부

50 : 모드/어드레스 송신부 60 : 클럭/펄스 발생부

70 : 버스 선택부 80 : 신호 변환부

이 발명은 전전자 교환기용 프로세스 정합보드와 퍼스널 컴퓨터(이하 PC라함)를 정합하기 위한 인터페이스 회로에 관한것으로, 특히 별도의 프로세스 보드를 사용하지 않고 범용화된 PC를 이용하여 프로세스 정합보드를 시험하고, PC를 이용하여 부바기는 추가가 가능하도록 프로세스 정합보드와 PC를 정합하기 위한 인터페이스 회로에 관한 것이다.

전전자교환기는 수 개의 기능 모듈들로 구성되며, 각각의 기능블럭은 프로세스 보드와 그 기능블럭의 기능을 만족시키기 위하여 프로세스 보드와 통신하기 위한 프로세스정합보드로 구성된다. 프로세스보드와 프로세스정합보드는 프로세스정합버스(TD-BUS)로 연결되며, 프로세스 보드와 프로세스 정합보드는 상호 통신을 위해 인터페이스하기 위한 인터페이스회로를 구비한다.

상기와 같이 구성된 전전자교환기의 프로세스 정합보드를 시험하기 위해서는 종래에는 프로세스 정합버스와 인터페이스 회로가 프로세스 보드내에 실장됨에 따라 시험하고자 하는 프로그램을 작성하여 ROM에 저장한후 프로세스보드에 실장하여 운용하였다.

이로인해 프로세스 정합보드를 시험하기 위해서는 프로세스보드가 항상 존재해야하며, 해당 프로세스 보드마다 운용되는 중앙처리장치(CPU)에 맞게끔 시험프로그램을 작성해야 하는 어려움으로 인해 프로그램 개발이 용이치 않고 ROM 데이터의 관리 및 범용성에 있어 문제가 있었다.

이에 상기와 같은 문제점을 해결하기 위해 안출된 이 발명을 프로세스 보드내에 있는 인터페이스 회로의 기능을 PC를 통해 구현하여 PC내의 범용 슬롯(SLOT)에 이 발명을 실장하여 프로세스 보드 없이 프로세스 정합보드와 케이블을 통애 연결함으로써 시험 프로그램 개발을 용이하게 하고, 새로운 기능의 추가 시험을 가능하게 하여 범용성을 높일 수 있는 전전자 교환기용 프로세스 정합보드와 PC를 정합하기 위한 인터페이스 회로를 제공하는데 이 발명의 목적이 있다.

상기의 목적을 달성하기 위해 이 발명은, PC와 교환기간에 양방향 데이타 송수신을 위한 데이타 인터페이스 수단(10), PC로부터 어드레스, 어드레스 렛치 인에이블, 입출력 읽기/쓰기신호를 입력 받아 디코더하여 인터페이스수단(10)의 방향결정신호, 동기클럭을 출력하기 위한 입출력 포트디코더수단(20), 교환기로부터 송수신준비신호와 8비트 직렬데이타를 수신하여 송수신준비신호에 의해 8비트 병렬데이타로 변환후 동기클럭과 송수신준비신호를 OR게이트한 클럭에 동기시켜 입출력포트 디코더수단(20)의 인에이블 신호에 의해 데이타 인터페이스수단(10)으로 출력하기 위한 데이타 수신수단(30), 데이타 인터페이스수단(10)으로부터 8비트 병렬 데이타를 입출력 포트디코더수단(20)의 동기클럭을 입력 받아 렛치한후 교환기의 송수신준비신호에 의해 8비트 직렬데이타로 변환후 클럭에 동기되어 출력하기 위한 데이타 송신수단(40), 데이타 인터페이스수단(10)으로부터 8비트의 송수신모드/어드레스데이타와 입출력포트디코더 수단(20)의 동기클럭을 입력받아 렛치한후 펄스신호에 의해 4비트 병렬 8비트 직렬데이타로 변환후 상기 클럭신호에 동기시켜 출력하기위한 모드/어드레스송신수단(50), 데이타 인터페이스수단(10)으로부터 8비트의 데이타와 입출력포트디코더수단(20)의 동기클럭을 입력받아 트리거를 발생하여 출력하고, 버스선택신호를 출력하여 이중화된 버스중 액티브한 버스를 선택하기 위한 버스선택수단(70), 버스선택수단(70)으로부터 트리거를 입력받아 펄스를 발생하여 모드/어드레스송신수단(50)과 신호변환수단(80)으로 출력하고, 동기클럭을 발생하여 데이타 수신수단(30), 데이터 송신수단(40), 모드/어드레스 송신수단(50) 및 신호변환수단(80)으로 출력하기 위한 클럭/펄스발생수단(60), 버스선택수단(70)의 버스선택신호에 의해 버스가 선택되고, 클럭/펄스발생수단(60)으로부터 펄스 및 클럭과 데이타송신수단(40)과 모드/어드레스송신수단(50)으로부터 송신데이타와 모드/어드레스 데이타를 입력받아 RS422교환신호로 변환하여 교환기로 출력하고, 교환기로부터의 수신데이타를 전기신호인 TTL신호로 변환후 데이터수신수단(30)으로 출력하며, 교환기로부터의 송수신준비신호를 입력받아 데이타송수신수단(30,40)으로 출력하기 위한 신호변환수단(80)을 구비하는 것을 특징으로 하는 PC정합용 인터페이스 회로를 제공한다.

이 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

제1도는 이 발명의 전체 구성도로서, 10은 데이타인터페이스부, 20은 입출력포트디코더부, 30은 데이타 수신부, 40은 데이타 송신부, 50은 모드/어드레스 송신수, 60은 클럭/펄스 발생부, 70은 버스 선택부, 80은 신호변환부를 각각 나타낸다.

PC정합용 인터페이스 회로는 송수신데이타를 입력받아 각부로 출력하기위한 데이타 인터페이스부(10), 사용하고자 하는 포트에 데이타를 엑세스하기 위헤 PC로부터의 신호를 조합하여 입출력 포트를 디코드하기 위한 입출력포트 디코더부(20), 교환기로부터 데이타를 신호변환부(80)를 통해 수신하기 위한 데이타수신부(30), PC에서 교환기로 데이타를 송신하기 위한 데이타송신부(40), 데이타 송수신시에 송수신모드와 어드레스를 교환기측으로 송신하기 위한 모드/어드레스송신부(50), 데이터 송수신시 동기를 맞추기 위한 클럭을 발생하는 클럭발생부(60), 이중화된 버스중 액티브한 버스를 선택하기 위한 버스선택부(70), RS422 교환신호를 TTL 신호로 TTL신호를 RS422신호로 변환하기 위한 신호변환부(80)로 구성된다.

데이타 버스를 통해 PC로부터 데이타가 입력되면 데이타 인터페이스부(10)는 데이타를 수신하고, 입출력포트디코더부(20)는 PC로부터 어드레스. 어드레스 렛치 인에이블(ALE), 입출력 읽기/쓰기 신호(IOR/IOW)를 입력받아 디코드하여 데이타 인터페이스부(10)의 방향결정신호(DIR), 데이타수신부(30) 인에이블신호, 데이타송신부(40), 모드/어드레스송신부(50), 버스선택부(70)의 동기클럭을 출력한다. 데이타 인터페이스부(10)는 수신된 데이타를 입출력포트디코더부(20)의 방향결정신호에의해 데이타 송신부(40)와 모드/어드레스송신부(50) 및 버스선택부(70)로 각각 출력한다. 버스선택부(70)는 입력된 데이타에 의해 액티브한버스를 선택하고, 트리거신호를 클럭/펄스발생부(60)로 출력한다. 상기 트리거 신호 입력으로 클럭/펄스발생부(60)는 펄수신호(FS)를 발생하고, 동기클럭(CLK)을 발생한다.

모드/어드레스송신부(50)는 데이타 인터페이스부(10)로부터 8비트의 병렬 데이타를 입출력포트디코더부(20)의 동기틀럭에 의해 렛치하고, 클럭/펄스발생부(60)의 펄스신호(FS)로 4비트 병력 8비트 직렬데이타로 변환되어 동기클럭(CLK)에 동기되어 모드/어드레스 데이타를 신호변환부(80)로 출력된다. 신호변환부(80)는 상기 데이타를 RS422 교환신호로 변환시켜 교환기로 출력한다.

교환기측의 프로세스 정합보드는 모드/어드레스 데이타와 펄스(FS*)를 수신하면 데이터의 송수신 준비를 알리는 송수신준비신호(RDY*)를 PC측으로 전송한다. 상기 신호를 입력받은 데이타 송신부(40)는 입출력포트디코더부(20)의 동기클럭에 렛치된 8비트의 병렬 송신데이타를 8비트의 직렬데이타로 변환후 클럭발생부의 동기클럭에 동기시켜 신호변환부(80)로 출력한다. 데이터수신부(30)는 신호변환부(80)로부터 8비트의 직렬데이타를 수신하면 수신준비신호(RDY*)에 의해 8비트의 병렬데이타로 변환된후 수신준비신호(RDY*)와 동기클럭(CLK)을 OR게이트한 클럭에 의해 데이터 인터페이스부(10)로 출력한다.

상기와 같이 동작하는 인터페이스 회로의 상세 구성도를 2도를 참조하여 살펴보면,

11은 양방향버퍼, 20은 입출력포트디코더, 31은 데이터수신버퍼, 32는 데이터수신회로, 41은 데이터송신렛치, 42는 데이타송신회로, 51은 모드/어드레스송신렛치, 52는 모드/어드레스송신회로, 61은 펄스발생회로, 62는 클럭발생회로, 70은 버스선택회로, 81은 RS422/TTL 신호변환회로, 82는 TTL/RS422신호변환회로를 각각 나타낸다.

데이타를 양방향으로 출력하기위한 양방향버퍼(11), PC로부터의 입력신호를 디코드하기위한 입출력포트 디코더(20), 교환기로부터의 직렬데이타를 병렬로 변환시키기 위한 직렬/병렬변환회로를 구비한 데이타수신회로(32), 데이타수신회로(32)로부터 출력된 데이터를 임시 저장하기 위한 데이타 수신버퍼(31), 양방향버퍼(11)의 송신데이타를 렛치하기 위한 데이타송신렛치(41), 데이타송신렛치(41)로부터 출력된 병렬데이타를 직렬데이타로 변환하여 출력하기 위한 병렬/직렬변환회로를 구비한 데이타송신회로(42), 양방향버퍼(11)의 모드/어드레스 데이타를 렛치하기위한 4개의 모드/어드레스송신레치(51), 모드/어드레스송신렛치(51)의 모드/어드레스 데이타를 4비트 병렬 8비트 직렬 데이타로 송신하기 위한 4개의 모드/어드레스송신회로(52), 버스선택부(70)의 트리거(TRIG)신호를 입력받아 펄스(FS*)를 출력하기위한 펄스발생회로(61), 동기클럭을 발생하기위한 클럭발생회로(62), 이중화된 버스중 액티브한 버스를 선택하기 위한 버스선택부(70), RS422교환신호를 TTL신호로 변환하기위한 RS422/TTL신호변환회로(81), TTL 신호를 RS422신호로 변환하기위한 TTL/RS422 신호변환회로(82)로 구성된다.

PC로부터 데이타 버스를 통헤 양방향버퍼(11)에 입력된 데이타는 입출력포트디코더(20)에서 발생된 방향결정신호(DIR)에 의해 그 방향이 결정되어 출력된다. 버스선택회로(70)는 트리거(TRIG) 신호 및 버스선택신호(A/B SEL)를 출력하여 TRIG신호는 펄스발생회로(61)로 입력되고, A/B SEL신호는 한 신호(SELB)는 인버터 회로에 연결되고, 다른신호(SELA)는 TTL/RS422신호변환회로(82)에 연결됨으로서 한개의 액티브한 버스를 선택하게 된다.

양방향버퍼(11)에 저장된 모드/어드레스 데이타는 입출력포트디코더(20)의 DIR과 입출력포트의 쓰기신호에 의해 4개의 모드/어드레스송신렛치(M/A0 - M/A3)(51)에 각각 렛치된다. 렛치된 송수신모드/어드레스 데이타는 입출력포트디코더(20)의 클럭을 클럭단자에 입력받아 4개의 모드/어드레스송신회로(M/A0 - M/A3)(52)입력단에 각각 입력된다. 모드/어드레스송신회로(52)에 입력된 데이타는 펄스신호(FS)가 'Low'일 때 모드/어드레스송신회로내의 병렬/직렬 변환회로에 로드된다. 로드된 데이타를 송신하기위해서는 버스선택회로(70)의 트리거 신호를 'L'에서 'H'로 변환되면 펄스발생회로(61)에서 FS*가 'L'가 되면서 FS*를 반전시킨 FS가 'H'가 되면서 모드/어드레스송신회로(52)내의 병렬/직렬변환회로가 쉬프트 모드로 변화되면서 클럭발생회로(62)에서 발생된 CLK를 반전시킨 CLK*에 동기되어 4비트 병렬 8비트 직렬 데이타로 송신된다. CLK가 8회를 인가되면 펄스발생회로(61)의 FS*가 'H'가되어 전송을 완료한다.

교환기의 프로세스 정합보드는 송수신 모드/어드레스 데이타와 FS*를 수신하면 데이타의 송수신 준비를 알리는 RDY*를 전송하고, PC에서 교환기로 데이타 송신시는 RDY*신호를 반전시킨 RDY신호에 의해 데이터 송신회로(42)내의 병렬/직렬변환회로가 쉬프트 모드로 변하면서 클럭발생부(62)의 반전된 클럭 CLK*에 등기되어 송신된다. 송신된 데이터는 TTL/RS422신호변환회로(82)의 변환된 신호로 교환기에 입력된다.

교환기에서 PC로의 수신시는 교환기의 송수신 준비신호 RDY*에 의해 데이타 수신회로(32)내의 직렬/병렬변환회로가 쉬프트 모드가 되면서 RDY*신호와 클럭발생회로(62)의 CLK를 OR게이트한 클럭에 동기되어 데이타 수신버퍼로 입력되며, 입출력포트디코더(20)의 인에이블 신호에 의해 양방향버퍼로 저장되어 방향결정신호로 PC에 입력 된다.

교환기측의 프로세스 정합 보드는 RS422 Differential신호방식이며,버스는 이중화 되어 있어 이의 정합을 위해 신호변환회로(81,82)가 있다.

제3도는 본 발명의 타이밍도를 나타낸다.

펄스신호 FS*의 하강에지 시점에 4비트 병렬 8비트 직렬 모드/어드레스 데이타가 출력됨을 알 수 있고, 송수신준비신호(RDY*)의 하강에지 시점에 송수신데이타가 출력됨을 알 수 있다.

상기와 같이 구성되어 동작하는 PC정합용 인터페이스 회로는 전 전자교환기의 프로세스 정합버스와 PC를 정합할 수 있어 프로세스 정합보드를 시험하는데 범용화된 PC를 사용하여 인터페이스가 가능하여 PC에서 사용되는 어떤 프로그램 언어로도 프로그램이 가능하여 시험 프로그램을 개발이 용이하며, 종래의 방법이 각각의 정합보드 시험시 프로세스 보드가 존재하여야 하나 본 발명은 각각의 정합보드에 대한 시험 프로그램이 한대의 PC에서 운용할 수 있어 범용 시험장치로 활용할 수 있어 매우 경제적이며, PC에서 시험데이타를 화일로 저장할 수 있으므로 시험데이타 분석에도 용이한 효과가 있다.

Claims

PC와 교환기간에 양방향 데이터 송수신을 위한 데이터 인터페이스 수단(10), PC로부터 어드레스, 어드레스 렛치 인에이블, 입출력 읽기/쓰기신호를 입력 받아 디코더하여 인터페이스수단(10)의 방향결정신호, 인에이블 신호, 동기클럭을 출력하기 위한 입출력 포트디코더수단(20), 교환기로부터 송수신준비신호와 8비트 직렬데이타를 수신하여 송수신준비신호에 의해 8비트 병렬데이타로 변환후 동기클럭과 송수신준비신호를 OR게이트한 클럭에 동기시켜 입출력포트 디코더수단(20)의 인에이블 신호에 위해 데이터 인터페이스수단(10)으로 출력하기 위한 데이타 수신수단(30), 데이타 인터페이스수단(10)으로부터 8비트 병렬 데이타를 입출력 포트디코더수단(20)의 동기클럭을 입력 받아 렛치한후 교환기의 송수신준비신호에 의해 8비트 직렬데이타로 변환후 클럭에 동기되어 출력하기 위한 데이타 송신수단(40), 데이타 인터페이스수단(10)으로부터 8비트의 송수신모드/어드레스데이타와 입출력포트디코더 수단(20)의 동기클럭을 입력받아 렛치한후 펄스신호에의해 4비트병렬 8비트 직렬데이타로 변환후 상기 클럭신호에 동기시켜 출력하기위한 모드/어드레스송신수단(50), 데이타 인터페이스수단(10)으로부터 8비트의 데이타와 입출력포트디코더수단(20)의 동기클럭을 입력받아 트리거를 발생하여 출력하고, 버스선택신호를 출력하여 이중화된 버스중 액티브한 버스를 선택하기 위한 버스선택수단(70), 버스선택수단(70)으로부터 트리거를 입력받아 펄스를 발생하여 모드/어드레스송신수단(50)과 신호변환수단(80)으로 출력하고, 동기클럭을 발생하여 데이타 수신수단(30), 데이타 송신수단(40), 모드/어드레스 송신수단(50) 및 신호변환수단(80)으로 출력하기 위한 클럭/펄스발생수단(60), 버스선택수단(70)의 버스선택신호에 위해 버스가 선택되고, 클럭/펄스발생수단(60)으로부터 펄스 및 클럭과 데이타송신수단(40)과 모드/어드레스송신수단(50)으로부터 송신데이타와 모드/어드레스 데이타를 입력받아 RS422교환신호로 변환하여 교환기로 출력하고, 교환기로부터의 수신데이타를 전기신호인 TTL신호로 변환후 데이타수신수단(30)으로 출력하며, 교환기로부터의 송수신준비신호를 입력받아 데이타송수신수단(30,40)으로 출력하기 위한 신호변환수단(80)을 구비하는 것을 특징으로 하는 PC정합용 인터페이스 회로.
제1항에 있어서, 상기한 데이타 인터페이스수단(10)은 입출력포트디코더수단(20)의 방향결정신호에 위해 데이타를 PC 및 교환기방향의 데이터송신렛치(41), 모드/어드레스송신렛치(41), 버스선택회로(70)의 양방향으로 출력하기위한 양방향버퍼(11)로 구성된 것을 특징으로하는 PC정합용 인터페이스회로.
제1항에 있어서, 상기한 데이타수신수단(30)은 신호변환수단(80)으로부터의 직렬데이타를 교환기의 송수신준비 신호에 의해 병렬데이타로 변화시키기 위해 직렬/병렬변환회로가 쉬프트모드로 천이되고, 송수신준비신호와 클럭/펄스발생수단(60)의 클럭을 OR게이트한 동기클럭에 데이타수신버퍼(31)에 출력하기위한 데이타수신회로(32), 데이타수신회로(32)로부터 출력된 데이터를 임시 저장하여 입출력포트디코더수단(20)의 인에이블 신호에 데이타 인터페이스수단(10)으로 출력하기 위한 데이타수신버퍼931)로 구성된 것을 특징으로하는 PC정합용 인터페이스회로.
제 1항에 있어서, 상기한 데이타송신수단(40)은 데이타 인터페이스수단(10)으로부터 입력된 8비트 병렬데이타를 입출력포트디코더수단(20)의 쓰기신호에 의해 렛치되고, 입출력포트디코더수단(20)의 동기클럭에 위해 동기시켜 출력하기 위한 데이타 송신렛치(41), 데이타 송신렛치(41)로부터 출력된 8비트 병렬데이타를 8비트의 직렬데이타로 변화시키기 위해 교환기의 반전된 송수신준비신호에 의해 병렬/직렬변환회로를 쉬프트모드로 천이하고, 클럭/펄스발생수단(60)의 반전된 클럭에 동기시켜 신호변환수단(80)으로 출력하기 위한 데이타 송신회로(42)로 구성된 것을 특징으로 하는 PC정합용 인터페이스 회로.
제 1항에 있어서, 상기한 모드/어드레스 송신수단(50)은 데이타 인터페이스수단(10)으로부터 출력된 8비트의 송수신 모드/어드레스 데이타를 입출력포트 디코더수단(20)의 쓰기신호에 의해 렛치하여 상기 입출력포트디코더수단(20)의 클럭에 동기시켜 모드/어드레스송신회로(52)에 출력하기위한 4개의 모드/어드레스송신렛치로 구성된 모드/어드레스송신렛치(51), 모드/어드레스송신렛치(51)에서 입력된 4개의 8비트 병렬데이타를 클럭/펄스발생수단(60)의 펄스신호(FS)가 'L'일 때 병렬/직렬변환회로에 렛치하여 버스선택수단(70)의 트리거 신호를 'H'로 하여 클럭/펄스발생수단(60)의 펄스신호(FS*)가 'L'가되면 상기 펄스신호의 반전신호(FS)가 'H'가 되어 클럭/펄스발생수단(60)의 반전클럭(CLK*)에 동기시켜 신호변환수단(80)으로 4비트 병렬 8비트 직렬데이타로 출력하기 위한 4개의 모드/어드레스송신회로 구성된 모드/어드레스송신회로(52)로 구성된 것을 특징으로 하는 PC정합용 인터페이스 회로.