KR100253404B1 - 준안정 분해 레지스터 - Google Patents

Abstract

본 발명은 준안정 레지스터에 관한 것으로, 종래 비동기 데이터 전송시에는 핸드셰이킹을 위한 추가적인 레지스터들로 인하여 회로가 복잡하게 되고, 또한 핸드셰이킹신호에 의한 지연이 발생하여 전송률이 저하될 수 있는 문제점이 있었다. 따라서, 본 발명은 신호가 한 클럭영역에서 다른 클럭영역으로 전송될 때 신호의 레벨을 샘플링 할 경우 불안정한 레벨을 안정되게 하는 하나의 준안정 분해 레지스터를 구성함으로써 회로의 구성이 간단하고 또한 클럭래이트의 영향으로 인한 지연이 발생하지 않으므로 안정된 레벨의 동기신호를 구현할 수 있는 효과가 있다.

Description

준안정 분해 레지스터

본 발명은 준안정 분해 레지스터에 관한 것으로,특히 임의의 클럭영역에서 다른 클럭영역으로 신호가 전송될 때 신호의 레벨을 샘플링할 경우 불안정한 레벨로 동기되는 것을 방지할 수 있도록 한 준안정 분해 레지스터에 관한 것이다.

일반적인 데이터전송방법으로 전송을 시작한 후 송신장치가 버스에 놓인 데이터를 수신장치가 받아 들였는 지의 여부를 알수 있기 위해 핸드셰이킹 방법을 주로 사용한다.

상기 핸드셰이킹방법은 하나의 제어라인이 버스내의 데이터의 방향과 같이 송신장치로부터 수신장치로 향하고 있는데, 이것은 송신장치에 의해 버스에 유용한 데이터가 실려 있음을 수신장치에 알리기 위하여 사용되며, 또한 하나의 제어라인은 수신장치로부터 송신장치로 나와 있으며, 이것은 수신장치가 데이터를 받아들일 수 있는 지의 여부를 송신장치에 알리기 위해 쓰인다.

도1은 양방향 핸드세이킹을 사용한 비동기 데이터 송수신장치의 구성을 보인 블록도로서, 소정의 비동기 데이터를 전송하는 송신장치(10)와; 상기 송신장치(10)의 비동기 데이터를 수신하는 수신장치(11)로 구성된다.

상기 송신장치(10)는 소정의 데이터(DATA SOURCE)를 입력받아 이를 저장하는 송신레지스터(13)와; 상기 송신레지스터(13)의 데이터(DATA SOURCE) 전송을 제어함과 아울러 그 데이터(DATA SOURCE) 전송을 알리는 신호(DATA_GNT)를 출력하는 송신제어부(12)로 구성된다.

상기 수신장치(11)는 상기 송신제어부(12)의 신호(DATA_GNT)를 입력받아 그에 따른 수신제어신호 및 수신신호(DATA_ACK)를 출력하는 수신제어부(14)와; 상기 수신제어부(14)의 수신제어신호에 의해 상기 송신레지스터(13)의 소정 데이터(DATA SOURCE)를 입력받아 이를 저장하는 수신레지스터(15)로 구성되며, 이와같이 구성된 비동기 데이터 송수신장치의 동작을 설명한다.

먼저, 송신장치(10)는 버스에 데이터(DATA SOURCE)를 놓고 유효데이터신호(VALID DATA)를 보냄으로써 전송을 시작한다.

그 다음에 수신장치(11)가 버스로부터 데이터(DATA SOURCE)를 받은 후에 데이터 수신신호(DATA_ACK)를 보낸다.

이후, 송신장치(10)는 유효데이터신호(VALID DATA)를 무효화시키고 수신장치(11)도 데이터 수신신호(DATA_ACK)를 무효화 시킨후 시스템은 원상태로 들어가게 된다.

따라서, 송신장치(10)는 수신장치(11)가 데이터 수신신호(DATA_ACK)를 무효화함으로써 새로운 데이터(DATA SOURCE)를 받아들일 준비가 된후에 이 새로운 데이터(DATA SOURCE)를 전송하게 된다.

즉, 송신레지스터(13)에 유효한 새로운 데이터(DATA SOURCE)가 실리면 송신제어부(12)는 수신제어부(14)에 데이터 전송신호(DATA_GNT)를 보내 새로운 데이터(DATA SOURCE)의 준비를 알린다.

이에따라, 상기 수신제어부(14)는 수신레지스터(15)에 수신제어신호를 보내 상기 송신레지스터(13)의 데이터(DATA SOURCE)를 받아들이도록 한후, 상기 수신제어부(14)는 데이터 수신신호(DATA_ACK)를 송신제어부(12)에 보내 새로운 데이터(DATA SOURCE)를 받았음을 알린다.

따라서, 상기 데이터 수신신호(DATA_ACK)를 입력받은 송신제어부(12)는 송신레지스터(13)에 다음 데이터(DATA SOURCE)를 받아들일 것을 알린다.

상기와 같은 양방향 핸드셰이킹방법으로 송신장치(10)에서 수신장치(11)로 안정된 레벨의 데이터(DATA SOURCE)를 샘플링하여 비동기 전송하게 된다.

그러나, 상기와 같은 종래기술은 핸드셰이킹을 위한 추가적인 레지스터들로 인하여 회로가 복잡하게 되고, 또한 핸드셰이킹신호에 의한 지연이 발생하여 전송률이 저하될 수 있는 문제점이 있었다.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 회로의 구성이 간단하고 클럭래이트의 영향으로 인한 지연이 발생하지 않도록 한 준안정 분해 레지스터를 제공함에 그 목적이 있다.

도1은 일반적인 비동기 데이터 송수신장치의 구성을 보인 블록도.

도2는 본 발명 준안정 분해 레지스터의 구성을 보인 회로도.

도3은 도2에 있어서의 타이밍도.

*도면의 주요부분에 대한 부호의 설명*

IN1~IN8:인버터 NA1,NA2:낸드게이트

G1~G4:전송게이트 NO1:노아게이트

상기와 같은 목적은 리셋신호를 입력받아 이를 반전하는 제1,제2 인버터와; 상기 제1 인버터의 반전신호와 클럭신호를 입력받아 이를 낸드 연산하는 제1 낸드게이트와; 상기 제2 인버터의 반전신호를 입력받아 이를 낸드 연산하는 제2 낸드게이트와; 상기 제1 낸드게이트의 연산신호를 입력받아 이를 반전하는 제3 인버터와; 상기 제1 낸드게이트의 연산신호를 비반전단자에 인가받고 상기 제3 인버터의 반전신호를 반전단자에 인가받아 상기 제2 낸드게이트의 연산신호를 전송하는 제1 전송게이트와; 상기 제1 전송게이트의 전송신호를 입력받아 이를 반전하는 제4 인버터와; 상기 제4 인버터의 반전신호를 입력받아 이를 다시 반전하는 제5,제6 인버터와; 상기 제1 낸드게이트의 연산신호를 반전단자에 인가받고 상기 제3 인버터의 반전신호를 비반전단자에 인가받아 상기 제5 인버터의 반전신호를 전송하는 제2 전송게이트와; 상기 제3 인버터의 반전신호를 비반전단자에 인가받고 상기 제1 낸드게이트의 연산신호를 반전단자에 인가받아 상기 제6 인버터의 반전신호를 전송하는 제3 전송게이트와; 상기 제3 전송게이트의 전송신호와 리셋신호를 입력받아 이를 노아 연산하는 노아게이트와; 상기 노아게이트의 연산신호를 입력받아 이를 반전하는 제7 인버터와; 상기 제1 낸드게이트의 연산신호를 비반전단자에 인가받고 상기 제3 인버터의 반전신호를 인가받아 상기 제7 인버터의 반전신호를 전송하는 제4 전송게이트와; 상기 제3 전송게이트의 전송신호를 입력받아 이를 반전하는 제8 인버터로 구성함으로써 달성되는 것으로, 이와같은 본 발명을 설명한다.

도2 는 본 발명 준안정 분해 레지스터의 일실시예의 구성을 보인 회로도로서, 이에 도시한 바와같이 리셋신호(RST)를 입력받아 이를 반전하는 제1,제2 인버터(IN1),(IN2)와; 상기 제1 인버터(IN1)의 반전신호와 클럭신호(CLK)를 입력받아 이를 낸드 연산하는 제1 낸드게이트(NA1)와; 상기 제2 인버터(IN2)의 반전신호를 입력받아 이를 낸드 연산하는 제2 낸드게이트(NA2)와; 상기 제1 낸드게이트(NA1)의 연산신호를 입력받아 이를 반전하는 제3 인버터(IN3)와; 상기 제1 낸드게이트(NA1)의 연산신호를 비반전단자에 인가받고 상기 제3 인버터(IN3)의 반전신호를 반전단자에 인가받아 상기 제2 낸드게이트(NA2)의 연산신호를 전송하는 제1 전송게이트(G1)와; 상기 제1 전송게이트(G1)의 전송신호를 입력받아 이를 반전하는 제4 인버터(IN4)와; 상기 제4 인버터(IN4)의 반전신호를 입력받아 이를 다시 반전하는 제5,제6 인버터(IN5),(IN6)와; 상기 제1 낸드게이트(NA1)의 연산신호를 반전단자에 인가받고 상기 제3 인버터(IN3)의 반전신호를 비반전단자에 인가받아 상기 제5 인버터(IN5)의 반전신호를 전송하는 제2 전송게이트(G2)와; 상기 제3 인버터(IN3)의 반전신호를 비반전단자에 인가받고 상기 제1 낸드게이트(NA1)의 연산신호를 반전단자에 인가받아 상기 제6 인버터(IN6)의 반전신호를 전송하는 제3 전송게이트(G3)와; 상기 제3 전송게이트(G3)의 전송신호와 리셋신호(RST)를 입력받아 이를 노아 연산하는 노아게이트(NO1)와; 상기 노아게이트(NO1)의 연산신호를 입력받아 이를 반전하는 제7 인버터(IN7)와; 상기 제1 낸드게이트(NA1)의 연산신호를 비반전단자에 인가받고 상기 제3 인버터(IN3)의 반전신호를 인가받아 상기 제7 인버터(IN7)의 반전신호를 전송하는 제4 전송게이트(G4)와; 상기 제3 전송게이트(G3)의 전송신호를 입력받아 이를 반전하는 제8 인버터(IN8)로 구성하며, 이와같이 구성한 본 발명 준안정 분해 레지스터의 일실시예의 동작을 도3의 타이밍도를 참조하여 설명한다.

먼저, 준안정분해 레지스터는 비동기 데이터(D)의 입력으로 리셋신호(RST)가 도4의 (a)와 같이 저전위인 상태에서 클럭신호(CLK)가 도4의 (b)와 같이 고전위로 된다.

이에따라, 제1 낸드게이트(NA1)는 상기 저전위인 리셋신호(RST)를 제1 인버터(IN1)에서 반전하여 입력받아 이를 고전위인 클럭신호(CLK)와 낸드연산하여 고전위를 출력한다.

또한, 제2 낸드게이트(NA2)는 상기 저전위인 리셋신호(RST)를 제2 인버터(IN2)에서 반전하여 입력받아 이를 도4의 (c)와 같은 데이터신호(D)와 낸드연산하여 그에 해당되는 신호를 출력한다.

이때, 상기 데이터신호(D)가 클럭신호(CLK)의 고전위구간에서 저전위임을 가정하면 상기 제2 낸드게이트(NA2)는 고전위를 출력한다.

여기서, 제1, 제4 전송게이트(G1),(G4)는 상기 제1 낸드게이트(NA1)의 고전위를 비반전단자에 인가받고 상기 제1 낸드게이트(NA1)의 고전위를 제3 인버터(IN3)에서 반전하여 입력받아 턴온된다.

반대로, 제2,제3 전송게이트(G2),(G3)는 상기 제1 낸드게이트(NA1)의 고전위를 비반전단자에 인가받고 상기 제1 낸드게이트(NA1)의 고전위를 인버터(IN3)에서 반전하여 이를 반전단자에 인가받아 턴오프된다.

그리고, 노아게이트(NO1)는 상기 저전위인 리셋신호(RST)를 입력받아 이를 저전위와 노아연산하여 고전위를 출력하며, 이 고전위는 제7 인버터(IN7)를 통해 반전되어 상기 제4 전송게이트(G4)를 통해 저전위로 출력되며, 이 저전위는 다시 제8 인버터(IN8)에서 반전되어 고전위로 출력된다.

즉, 비동기 데이터(D)의 입력으로 리셋신호(RST)가 저전위인 상태에서 클럭신호(CLK)가 고전위로 되면 각각의 전송게이트(G1~G4)를 스위칭하여 인버터(IN4),(IN5)로 구성된 래치에 저장된 데이터와 현재 데이터를 선택적으로 출력하여 안정된 레벨의 데이터를 샘플링한다.

따라서, 도4와 같이 비동기 데이터(D)를 분해하는 시점은 클럭신호(CLK)가 고전위인 구간이며, 이 클럭신호(CLK)가 고전위를 유지하는 동안에 천이되어 불안정해질 수 있는 데이터(D)를 분해하여 클럭신호(CLK)에 의해 동기되어 안정된 레벨의 출력신호를 얻을 수 있다.

이상에서 상세히 설명한 바와같이 본 발명은 회로의 구성이 간단하고 또한 클럭래이트의 영향으로 인한 지연이 발생하지 않으므로 안정된 레벨의 동기신호를 구현할 수 있는 효과가 있다.

Claims (1)

1. 리셋신호를 입력받아 이를 반전하는 제1,제2 인버터와; 상기 제1 인버터의 반전신호와 클럭신호를 입력받아 이를 낸드 연산하는 제1 낸드게이트와; 상기 제2 인버터의 반전신호를 입력받아 이를 낸드 연산하는 제2 낸드게이트와; 상기 제1 낸드게이트의 연산신호를 입력받아 이를 반전하는 제3 인버터와; 상기 제1 낸드게이트의 연산신호를 비반전단자에 인가받고 상기 제3 인버터의 반전신호를 반전단자에 인가받아 상기 제2 낸드게이트의 연산신호를 전송하는 제1 전송게이트와; 상기 제1 전송게이트의 전송신호를 입력받아 이를 반전하는 제4 인버터와; 상기 제4 인버터의 반전신호를 입력받아 이를 다시 반전하는 제5,제6 인버터와; 상기 제1 낸드게이트의 연산신호를 반전단자에 인가받고 상기 제3 인버터의 반전신호를 비반전단자에 인가받아 상기 제5 인버터의 반전신호를 전송하는 제2 전송게이트; 상기 제3 인버터의 반전신호를 비반전단자에 인가받고 상기 제1 낸드게이트의 연산신호를 반전단자에 인가받아 상기 제6 인버터의 반전신호를 전송하는 제3 전송게이트와; 상기 제3 전송게이트의 전송신호와 리셋신호를 입력받아 이를 노아 연산하는 노아게이트와; 상기 노아게이트의 연산신호를 입력받아 이를 반전하는 제7 인버터와; 상기 제1 낸드게이트의 연산신호를 비반전단자에 입력받고 상기 제3 인버터의 반전신호를 입력받아 상기 제7 인버터의 반전신호를 전송하는 제4 전송게이트와; 상기 제3 전송게이트의 전송신호를 입력받아 이를 반전하는 제8 인버터로 구성한 것을 특징으로 하는 준안정 분해 레지스터.