KR0122879Y1 - 캐스케이드에서의 직렬데이타 송수신 장치 - Google Patents

Abstract

본 고안은 캐스케이드로 접속된 장치간의 직렬데이타를 송수신하기 위한 장치에 관한 것으로, 특히 데이터 수신 완료에 따른 응답데이타 송신시 응답비트를 삽입하도록 하는 캐스케이드에서의 직렬데이타 송수신 장치에 관한 것이다.

본 고안은 종래의 방식으로는 대용량의 시스템일 구현시에 상기 마스터 프로세서에서 출력되는 신호선의 개수는 종속유니트의 개수+1개의 신호선이 필요하게되어 시스템의 구현이 어렵다는 문제점을 해소하는 효과가 있다.

Description

케스케이드에서의 직렬데이터 송수신 장치

제1도는 종래 마스터 프로세서와 종속 유니트간의 2단 캐스케이드 연결구성 예시도.

제2도는 본 고안에 따른 마스터 프로세서와 종속 유니트간의 캐스케이드 연결 구성 예시도.

제3도는 본 고안에 따른 직렬데이터 송수신 장치의 상세 회로 구성도.

제4도는 제3도에 도시되어 있는 본 고안에 따른 직렬데이터 송수신 장치의 동작파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 마스터 프로세서 20A,20B : 종속유니트

30A∼30F : 종속유니트 31 : 데이터 수신부

32 : 데이터 송신부 33 : 응답신호 수신부

34 : 응답신호 송신부 CONT : 카운터

FF1∼FF6 : 플립플롭 TSB1, 2 : 쓰리스테이트 버퍼

AND : 앤드게이트(AND) INV : 인버트

본 고안은 캐스케이드로 접속된 장치간의 직렬데이타를 송수신하기 위한 장치에 관한 것으로, 특히 데이터 수신 완료에 따른 응답데이타 송신시 응답비트를 삽입하도록 하는 캐스케이드에서의 직렬데이타 송수신 장치에 관한 것이다.

일반적으로, 전자교환기등 규모가 크고 구조가 복잡한 시스템에선는 모듈의 개념으로서 동일한 동작을 수행하는 다수의 종속 유니트를 캐스케이드로 구성하여 각각의 특정기능을 수행하도록 하며, 종속 유니트늬 수는 용량 즉, 교환기의 가입자 보드수를 예를들면 가입자의 수에 따라 가변적이기 때문에 시스템 에서는 각 종속 유니트로 신호선을 직접 제공하지 않고 각 종속 유니트를 위한 신호선을 하나로 묶어서 각 종속 유니트가 공유하도록 해준다.

이러한 캐스케이드 구조를 갖는 각 종속 유니트에 있어서 종래 방식에 따라 마스터 프로세서와 종속 유니트간의 2단 캐스케이드 연결 구성을 첨부한 제1도를 참조하여 살펴보면 다음과 같다.

제1도에서 도시되어 있는 바와 같이 제1 종속 유니트(20A)와 제2 종속 유니트(20B)는 동일한 구조를 갖는 하드웨어로 이루어져 있고 각 유니트(20A,20B)는 두 개의 포트(I, O)를 가지고 있다. 제1 포트(I)는 마스터 프로세서(10)에서 인가되는 신호선의 접속단이고, 제2 포트(O)는 출력 신호선의 접속단이며 상기 제1, 제2 포트는 유니트 내부에서 연결되어 지며 상기 마스터 프로세서(10)와 각 유니트들은 동일한 캐이블로 연결되어 있다.

상기와 같은 구서에서 마스터 프로세서(10)의 제1 출력신호선(X)은 제1 종속 유니트(20A)에 한정되는 신호선이고, 제2 출력신호선(Y)는 제2 종속 유니트(20B)에 국한되는 신호선이다. 또한, 상기 마스터 프로세서(10)의 제3 출력신호선(Z)는 제1, 제2 종속 유니트(20A,20B)에 모두 연결되는 공통 신호선이다.

이때 상기 마스터 프로세서(10)는 상기 제1, 제2 종속 유니트(20A,20B)의 동작을 제어하기 위하여 제1 출력신호선(X) 또는 제2 출력신호선(Y)을 분리하여 제어데이타를 송신하며 또한, 상기 제1, 제2 종속 유니트(20A,20B)는 데이터를 인가받았다는 응답신호를 해당 신호선을 통하여 상기 마스터 프로세서(10)에 송신한다.

그러므로 상기와 같이 동작하는 종래의 캐스케이드 형태의 종속 유니트들을 구성하는데 있어 상술한 바와같이 대용량의 시스템을 구현하는 경우에 상기 마스터 프로세서에서 출력되는 신호선의 개수는 종속유니트의 개수+1개의 신호선이 필요하게되어 시스템의 구현이 어렵다는 문제점이 발생하게 되었다.

본 고안은 상기와 같은 문제점을 해소하기 위하여 안출된 것으로, 그 목적은 데이터를 여러개의 종속 유니트로 송신하는 경우 종속 유니트에 대하여 데이터와 응답정보비트를 하나의 신호선을 사용하여 전송케함으로써 시스템의 구성을 간단히 구현할 수 있도록 하는 캐스케이드에서의 직렬데이타 송수신 장치를 제공하는데 있다.

상기 목적을 달성하기 위한 본 고안이 특징은, 마스터 프로세서와 캐스케이드로 접속된 종속 장치간의 직렬데이타를 송수신하기 위한 장치에 있어서, 상기 마스터 프로세서로부터 소정의 보우레이트로 시리얼데이타가 입력되면 제1주파수의 클럭에 의해 래치한 데이터를 이용해 제2주파수의 클럭을 발생시키는 데이타 래치수단과; 상기 데이타 래치수단에서 발생되는 제2주파수의 클럭신호를 동기신호로 하여 카운팅 동작을 하는 카운터와; 제어신호에 따라 데이터 전송로를 온/오프 시키는 제1, 제2 버퍼수단과; 상기 카운터의 출력신호를 데이터로 하고 상기 카운터에 인가되는 동기클럭의 반전클럭을 동기신호로 하여 데이터 전송로 개폐를 위한 제어신호를 상기 제1, 제2 버퍼수단에 출력하는 전송로 제어수단; 상기 카운터에 인가되는 동기클럭의 반전클럭과 상기 카운터의 출력신호를 소정시간 지연시킨 신호에 따라 데이터를 송수신하는 데이터 송수신 수단을 포함하여, 마스터 프로세서에서 출력되는 신호선의 개수를 단 하나로 감소시켜 시스템의 구현을 용이하도록 하는데 있다.

이하, 첨부한 도면을 참조하여 본 고안에 따른 바람직한 일 실시예를 설명한다.

제2도는 본 고안에 따른 마스터 프로세서와 종속 유니트간의 캐스케이드 연결 구성 예시도로서, 도시되어 있는 바와같이 마스터 프로세서(10)와 다수개의 종속 유니트(30A∼30F)간에 하나의 신호선으로 연결되며, 상기 종속 유니트들(30A∼30F)간에 연결되는 신호선은 모두 동일한 신호선으로 이루어져 있고, 상기 종속 유니트(30A∼30F)의 내부구조 역시 모두 동일하다.

상기 종속 유니트들(30A∼30F)의 내부 구성중 직렬데이타 송수신 장치의 간략 블록 구성을 상세히 살펴보면 다음과 같다.

마스터 프로세서(10)에서 인가되는 신호선을 인가받는 데이터 수신부(31)와, 상기 데이터 수신부(31)에 수신되었던 데이터를 인가받아 캐스케이드 접속된 다른 유니트로 데이터를 송신하는 데이터 송신부(32)와, 상기 데이터 송신부(32)에서 송출되는 데이터 신호선을 통하여 다른 유니트에서 수신되는 응답신호를 인가받아 응답신호 수신부(33)와, 상기 응답신호 수신부(33)에서 수신되어진 응답신호를 자체에서 발생되어진 응답신호에 삽입하여 상기 마스터 프로세서(10)에 인가하기 위한 응답신호 송신부(34)로 구성되어 있다.

상기와 같이 구성되는 본 고안에 따른 직렬데이터 송수신 장치의 상세 회로 구성을 첨부한 제3도를 참조하여 상세히 살펴보면 다음과 같다.

제3도는 본 고안에 따른 직렬데이터 송수신 장치의 상세 회로 구성도로서, 각각의 종속 유니트내의 도시하지 않은 데이터 래치부에서 상기 마스터 프로세서(10)로부터 1.2KHz 보우레이트로 시리얼데이타가 입력되면 9.6KHz 클럭에의한 래치한 데이터를 이용해 1.2KHz 클럭을 발생시켜 데이터를 송신하게되는데, 상기 데이터 래치부에서 발생되는 1.2KHz 클럭신호를 동기신호로 하여 16진 카운팅 동작을 하는 카운터(CONT)와, 상기 카운터(CONT)의 출력신호를 데이터 입력단에 인가받는 제1 플립플롭(FF1)과, 상기 제1 플립플롭(FF1)의 출력신호를 데이터 입력단에 인가받는 제2 플립플롭(FF2)과, 상기 제2 플립플롭(FF2)의 출력신호를 입력단에 인가받는 제3 플립플롭(FF3)과, 상기 제3 플립플롭(FF3)의 출력신호에 따라 전송로를 온/오프 하는 제1 쓰리스테이트 버퍼(TSB1)와, 상기 제3 플립플롭(FF3)의 출력신호에 따라 전송로를 온/오프 하는 제2 쓰리스테이트 버퍼(TSB2)와, 상기 카운터(CONT)에 인가되어 있는 동기클럭의 반전클럭과 상기 제1 플립플롭(FF1)의 출력신호를 인가받아 논리곱 동작을 수행하여 출력하는 앤드게이트(AND)와, 상기 마스터 프로세서(10)으로부터 1.2KHz 보우레이트로 시리얼데이타가 입력되면 발생되는 자체의 수신응답신호 또는 다른 종속 유니트에서 인가되는 수신응답신호를 데이터 입력단에 인가받고 상기 앤드게이트(AND)의 출력신호를 동기신호로 하여 동작하는 제4 플립플롭(FF4)과, 상기 제4 플립플롭(FF4)의 출력신호를 데이터 입력단에 인가받고 상기 앤드게이트(AND)의 출력신호를 동기신호로 하여 동작하는 제5 플립플롭(FF5)과, 상기 마스터 프로세서(10)에서 발생되어진 데이터를 데이터 입력단에 인가받고 상기 앤드게이트(AND)의 출력신호를 동기신호로 하여 동작하는 제6 플립플롭(FF6)으로 구성되어 있다.

상기와 같은 구성을 기능으로 분류하면 상기 제1, 제2, 제3 플립플롭(FF1∼FF3)은 상기 카운터(CONT)의 출력신호를 데이터로하고 상기 카운터(CONT)에 인가되는 동기클럭의 반전클럭을 동기신호로 하여 데이터 전송로의 개폐동작을 제어하는 전송로 제어의 역할을 수행한다. 또한 상기 제4, 제5, 제6 플립플롭(FF4∼FF6)은 상기 카운터(CONT)에 인가되는 동기클럭의 반전클럭과 상기 제1 플립플롭(FF1)의 출력신호를 동기신호로 하여 데이터를 송수신하는 기능을 수행한다.

상기와 같이 동작하는 본 고안에 따른 직렬데이타 송수신 장치의 바람직한 동작예를 첨부한 제4도를 참조하여 상세히 설명하면 다음과 같다.

제4도는 제3도에 도시되어 있는 본 고안에 따른 직렬데이터 송수신 장치의 동작파형도이다.

우선, 전체 동작을 간략히 설명하면 마스터 프로세서(10)로부터 데이터수신이 완료되면 상기 마스터 프로세서(10)로 응답데이터　 송신하게 되는데 각각의 종속 유니트들(30A∼30F)은 스타트 비트(Low)와 응답네트(Low)를 송신하게 되고, 각각의 종속유니트들(30A∼30F)은 자신의 아래단 종속 유니트의 응답비트를 자신의 응답비트와 합쳐서 송신한다.

따라서 맨 앞단의 종속 유니트(30A)는 스타트 비트와 자신의 응답비트, 캐스케이드 접속된 종속 유니트(30B∼30F)의 응답비트, 그리고 앤드 비트(End bit)를 송신할 수 있다. 그러므로 마스터 프로세서와 연결되어 있는 한 신호선에 최대 6개의 디바이스장치를 연결할 수 있게 된다.

상기 카운터(CONT)의 입력 클럭(제4 (a)도 참조) 및 로드신호는 상술한 바와같이 마스터 프로세서로부터 수신한 데이터를 이용해 데이터 래치부에서 생성하고, 상기 카운터(CONT)가 동기신호를 카운팅하여 출력단에서 제4 (b)도와 같은 신호를 출력한다.

상기 카운터(CONT)에서 출력되는 신호는 제1 플립플롭(FF1)에 의하여 시간 지연되어 제4 (e)와 같은 신호가 출력되고 상기 제1 플립플롭(FF1)의 출력신호와 1,200 클럭을 인가받아 앤드게이트(AND)에서 논리곱 동작시키면 제4 (d)와 같은 신호가 출력된다.

또한 상기 제1 플립플롭(FF1)의 출력신호를 제2 플립플롭(FF2)에서 다시 시간지연시킨 신호(제4 (f)도 참조)를 제3 플립플롭(FF3)에서 다시 시간지연시킨 신호(제4 (g)도 참조)로 쓰리스테이트 버퍼(TSB1,2)를 온/오프 제어한다.

이때, 제4 도에 도시되어 있는 파형중 (b)도에서 (h)도 까지의 퍄형은 제1 종속 유니트(30A)를 예로하여 도시한 파형도이며 나머지 파형도는 제2 종속 유니트(30B)를 예로하여 도시한 파형도인데, 제4 (k)도는 마스터로 응답정보를 송신하는 신호로써 상기 제3 플립플롭(FF3)의 출력되는 신호에 의하여 상기 제1 종속 유니트(30A) D7(스타트 비트)과 D6(자신의 수신응답 비트)만 송신하게 되고 D5 이하는 캐스케이드 접속된 다음 디바이스장치(D2)의 D6(D2의 D6의미, 데이터 수신응답 비트)만 첫 번째 종속 유니트의 송신신호(제4 (h)도 참조)의 (D1의 TXD) D5비트에 실리게 된다.

상기와 같이 동작하여 상기 마스터 프로세서와 종속 유니트들간에는 1바이트 송신시 1바이트의 응답신호를 수신하는 방식으로 데이터의 송수신이 이루어지게 된다.

상기와 같이 동작하는 캐스케이드에서의 직렬데이터 송수신 장치를 제공하여 종래의 방식으로는 대용량의 시스템일 구현시에 상기 마스터 프로세서에서 출력되는 신호선의 갯수는 종속유니트의 갯수+1개의 신호선이 필요하게되어 시스템의 구현이 어렵다는 문제점을 해소하는 효과가 있다.

Claims (4)

1. 마스터 프로세서와 캐스케이드로 접속된 종속장치간의 직렬데이타를 송수신하기 위한 장치에 있어서, 상기 마스터 프로세서로부터 소정의 보우레이트로 시리얼데이타가 입력되면 제1주파수의 클럭에 의해 래치한 데이터를 이용해 제2주파수의 클럭을 발생시키는 래수단과; 상기 래치수단에서 발생되는 제2주파수의 클럭신호를 동기신호로 하여 카운팅 동작을 하는 카운터와; 제어신호에 따라 데이터 전송로를 온/오프 시키는 제1, 제2 버퍼수단과; 상기 카운터의 출력신호를 데이터로 하고 상기 카운터에 인가되는 동기클럭의 반전클럭을 동기신호로 하여 데이터 전송로의 개폐를 위한 제어신호를 상기 제1, 제2 버퍼수단에 출력하는 전송로 제어수단; 상기 카운터에 인가되는 동기클럭의 반전클럭과 상기 카운터의 출력신호를 소정시간 지연시킨 신호에 따라 데이터를 송수신하는 데이터 송수신 수단을 포함하여, 마스터 프로세서에서 출력되는 신호선의 갯수를 단 하나로 감소시켜 시스템의 구현을 용이하도록 하는 것을 특징으로 하는 캐스케이드에서의 직렬데이타 송수신 장치.
2. 제1항에 있어서, 상기 전송로 제어수단은 상기 카운터에 인가되는 동기클럭의 반전클럭을 동기신호로 하여 데이터 입력단에 인가되는 상기 카운터의 출력신호를 시간 지연시키는 제1 플립플롭과; 상기 카운터에 인가되는 동기클럭의 반전클럭을 동기신호로 하여 데이터 입력단에 인가되는 상기 제1 플립플롭의 출력신호를 시간 지연시키는 제2 플립플롭; 및 상기 카운터에 인가되는 동기클럭의 반전클럭을 동기신호로 하여 데이터 입력단에 인가되는 상기 제2 플립플롭의 출력신호를 시간 지연시켜 상기 제1, 제2 버퍼수단의 베어신호로 출력하는 제3 플립플롭으로 이루어지는 것을 특징으로 하는 캐스케이드에서의 직렬데이타 송수신 장치.
3. 제1항 또는 제2항에 있어서, 상기 제1 버퍼수단은 상기 제3 플립플롭의 출력신호에 따라 전송로를 온/오프 하고, 상기 제2 버퍼수단은 상기 제3 플립플롭의 반전 출력신호에 따라 전송로를 온/오프 하는 것을 특징으로 하는 캐스케이드에서의 직렬데이타 송수신 장치.
4. 제1항 또는 제2항에 있어서, 상기 데이터 송수신 수단은 상기 카운터에 인가되는 동기클럭의 반전클럭과 상기 제1 플립플롭의 출력신호를 인가받아 논리곱 동작을 수행하여 출력하는 앤드게이트와; 상기 마스터 프로세서로부터 소정의 보우레이트로 시리얼데이타가 입력되면서 발생되는 자체의 수신응답신호 또는 다른 종속유니트에서 인가되는 수신응답신호를 데이터 입력단에 인가받아 상기 앤드게이트의 출력신호를 동기신호로 하여 시간 지연시켜 출력하는 제4 플립플롭과; 상기 앤드게이트의 출력신호를 동기신호로 하여 데이터 입력단에 인가되는 상기 제4 플립플롭의 출력신호를 시간 지연시켜 상기 제1 버퍼수단에 인가하는 제5 플립플롭; 및 상기 앤드게이트의 출력신호를 동기신호로 하여 데이터 입력단에 인가되는 마스터 프로세서에서 발생되어진 데이터를 시간 지연시켜 상기 제2 버퍼수단에 인가하는 제6 플립플롭으로 이루어지는 것을 특징으로 하는 캐스케이드에서의 직렬데이타 송수신 장치.