KR900007549Y1 - 디지탈 시리얼 데이타 전송시 속도 변환회로 - Google Patents

Abstract

내용 없음.

Description

디지탈 시리얼 데이타 전송시 속도 변환회로

제1도는 본 고안을 적용한 교환시스템의 블럭도

제2도는 본 고안에 따른 속도 변환회로의 블럭도.

제3도는 제2도의 일실시예의 상세 회로도.

제4도 (a), (b), (c)는 제3도의 각 부분의 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 라인드라이버회로 20 : 직렬입력/출력회로(SIO)

30 : 속도변환회로 31 : 제1S/P레지스터

32 : 제1P/S레지스터 33 : 제1동기 제어부

34 : 제2동기제어부 35 : 제2P/S레지스터

36 : 제2S/P레지스터 40 : 클럭분주회로

50 : 타이밍회로 60 : 채널지정회로

70 : 주 디코더회로 80 : 중앙처리장치(CPU)

90 : 메모리 100 : 피포(First-In First-Out)

110 : 부 디코더회로 120 : 데이타 가입자

130 : 메인시스템 331-332 : 낸드 게이트

333 : 3상태버퍼 341, 342 : 인버터

344 : 앤드게이트 343 : D플립플롭

본 고안은 디지탈 시리얼(Serial) 데이타 송. 수신시 시스템 상호간의 전송속도 변환회로에 관한 것으로, 특히 교환기에서 데이타 전송속도가 서로 다른 동종 또는 이종의 데이타 단말기 가입자를 수용할 수 있도록 하는 디지탈 시리얼 데이타 전송시 속도변환 회로에 관한 것이다.

최근의 통신망의 발전방향이 종합정보 통신망(ISDN : Integrated Services Digital Network)을 지향하고 있음은 주지의 사실이다.

즉, 아날로그 가입자(전화기등)만 수용하는 단순한 음성교환을 위한 종래의 아날로그식 교환기에서 탈피하여, 상기 아날로그 가압자 뿐만 아니라 디지탈 전화기, 데이타 가입자(터미날, 컴퓨터)들을 수용할 수 있는 디지탈 PCM(Pulse Code Modulation)교환기로써 음성, 데이타, 화상등의 각종 통신정보를 디지탈 신호로 일원적으로 취급함으로써 다양한 서비스를 종합화하는 통신망, 즉 종합정보 통신망으로 발전되고 있다.

그러나 이러한 종합 통신망에 있어서는 서로 다른 기종의 시스템, 단말 또는 프로세서 상호간에 시리얼 데이타로 송. 수신함에 있어서 전송속도가 서로 다른 문제점이 발생되므로, 이를 해소하기 위한 종래의 방법은 시리얼 데이타 전용의 별도의 집적회로칩(I.C chip)아니 복잡한 하드웨어(Hardware) 로직(Logic)을 사용하였다. 이에 따라서 제조원가 상승의 원인이 발생되고 또한 복잡한 하드웨어 구성에 의존하게 되어 전송량이나 데이타 구조의 변화에 유연하게 대처할 수 없었으므로 가입자에게 최선의 서비스를 제공할 수 없게 되는 결점이 있었다.

따라서, 본 고안의 목적은 전송속도가 서로 다른 동종 또는 이종의 시스템 및 단말 상호간의 시리얼 데이타 송. 수신시 전송속도를 변환시켜줄 수 있는 속도변환 회로를 제공함에 있다.

본 고안의 또다른 목적은 특히 PCM/TDM교환기에서 데이타 전송속도가 서로 다른 동종의 또는 이중의 데이타 단말기 가입자를 수용할 수 있도록 하는 디지탈 시리얼데이타 전송시 속도변환 회로를 제공함에 있다.

이하 본 고안을 첨부된 도면을 참조하여 상세히 설명한다.

제1도는 본 고안에 따른 속도변환 회로를 PCM/TDM교환기에 적용한 것의 전체 시스템 블럭도로서, PCM교환기의 중앙처리장치에 해당하는 메인시스템(130)과, 소정의 터미널, 컴퓨터, 모뎀등을 포함하는 데이타 가입자(120)을 드라이빙 하는 라인드라이버회로(10)와, 상기 라인드라이버회로(10)를 통하여 송. 수신시 데이타를 시리얼로 입/출력하는 직렬 입/출력회로(20)(이하 SIO라 칭한다)와, 데이타 전송시 송. 수신 양단간의 전송속도에 적합하도록 속도를 변환시키는 속도변환회로(30)와, 각부 동작에 필요한 클럭을 분주하여 클럭신호를 공급하는 클럭분주회로(40)와, 상기 클럭을 소정 카운트하여 후술하는 메모리(90)내에 실장되어 있는 소정 소프트웨어에서 필요로하는 주기적 인터럽트(Interrupt)신호를 생성하는 타이밍회로(50)와, 상기 메인시스템(130)에서 송. 수신할 PCM채널을 생성하여 송신 및 수신 하이웨이(High-Way)에 싣기위한 채널 지정신호를 출력하는 채널 지정회로(60)와, 후술하는 중앙처리장치(80)로 부터 출력된 어드레스를 디코딩하여 소정의 메모리 영역이나 입/출력(I/O)영역을 억세스(Access)하도록 하는 주 디코더회로(70)와, 상기 메인시스템(130)과 데이타의 코뮤니케이션(communication)을 수행하기 위하여 소프트웨어적으로 일정한 형식에 따라 소정 데이타를 주고 받기 위한 피포(First-in First-out : 이하 FIFO라 칭한다)(100)와, 상기 각부 동작수행을 위한 제어신호와 어드레스 신호와 데이타를 제공하는 중앙처리장치(80)(이하 CPU라 칭한다)와, 상기 CPU(80)의 동작수행에 따른 각종 데이타 및 소정 프로그램을 실장하는 메모리(90)와, 상기 메인시스템(130)의 어드레스를 디코딩하고 각 신호에 따른 버퍼(buffer)단을 가지고 있는 부 디코더회로(110)로 구성된다.

상기 제1도중 본 고안에 따른 시리얼 데이타 전송시 속도변환 회로는 상기 속도변환회로(30)에 해당되는 것이며, 미설명부호 AB, DB, CB는 각각 시스템의 어드레스버스, 데이타버스, 콘트롤 버스를 의미한다.

제2도는 상기 제1도중 속도변환회로(30)의 블럭도로서, 입력된 시리얼 데이타를 소정 클럭에 맞추어 패러렐데이타로 쉬프트시키는 시리얼입력/패러렐 출력쉬프트 레지스터(31), (36)(이하 S/P레지스터라 칭한다)와, 상기 S/P레지스터(31), (36)에서 출력된 페러렐 데이타를 소정 클럭에 의해 다시 시리얼 데이타로 만들어 전송하는 패러렐입력/시리얼 출력 쉬프트 레지스터(32), (35)(이하 P/S레지스터라 칭한다)와, 메인시스템(130) 측으로 데이타 전송시 동기를 맞추어주는 제1동기 제어부(33)와, 데이타 가입자(120) 측으로 데이타 전송시 동기를 맞추어 주기 위한 제2동기제어부(34)로 구성된다.

가입자측으로부터 제1전충 속도의 시리얼 데이타(INA)를 데이타 입력단(D1)에 입력하여 클럭단(CK)에 입력되는 제1클럭신호(CLK1)에 의해 8비트의 패러렐 데이타로 변환시켜 출력단(QA1-QH1)으로 출력하는 제1S/P레지스터(31)와, 상기 제1S/P레지스터(31)의 출력단(QA1-QH1)에 데이타입력단(A1-H1)이 각각 접속되어 상기 제1S/P레지스터(31)에 출력되는 8비트의 패러렐 데이타를 입력하여 로드단(LD)에 입력되는 제1로드신호(LD1)에 의해 로드한 후 클럭단(CK)에 입력되는 제1동기 클럭신호(ACLK1) 따라 제2전송 속도의 시리얼 데이타(OUTB)로 변환시켜 출력단(Q1)으로 출력하는 제1P/S레지스터(32)와, 교환기로 부터 출력되는 제2전송 속도의 시리얼데이타(INB)를 데이타입력단(D2)에 입력하여 클럭단(CK)에 입력되는 제2동기클럭신호(ACLK2)에 의해 8비트의 패러렐 데이타로 변환시켜 출력단(QA2-QH2)으로 출력하는 제2S/P레지스터(36)와, 상기 제2S/P레지스터(35)의 출력단(QA2-QH2)에 데이타 입력단(A2-H2)이 접속되어 상기 제2S/P레지스터(35)에서 출력되는 8비트의 패러렐 데이타를 입력하여 로드단(LD)에 입력되는 제2로드신호(LD2)에 의해 로드한 후 클럭단(CK)에 입력되는 반전 제1클럭신호에 따라 제1전송속도의 시리얼 데이타(OUTA)로 변환시켜 출력단(Q2)으로 출력하는 제2P/S레지스터(35)와, 상기 제1S/P레지스터(31)의 클럭단(CK)과 상기 제1P/S레지스터(32)의 클럭단(CK) 및 로드단(LD)과 출력단(Q1)에 접속되며 제1, 제2클럭신호(CLK1, CLK2)와 제1채널 지정신호(CONT1)를 입력하여 상기 제1S/P레지스터(31) 및 제1P/S레지스터(32)의 동작시 제1로드신호(LD1)와 제1클럭신호(CLK1)와 제1동기클럭 신호(ACLK1)를 공급하며 제1채널 지정신호(CONT1)에 의해 상기 제1P/S레지스터(32)에서 출력되는 제2전송 속도의 시리얼 데이타(OUTB)의 채널을 지정하는 제1동기제어부(33)와, 상기 제2S/P레지스터(36)의 클럭단(CK)과 상기 제2P/S레지스터(35)의 로드단(LD)과 클럭단(CK)에 접속되며, 제1, 제2클럭신호(CLK1, CLK2)와 제2채널 지정신호(CONT2)를 입력하여 상기 제2P/S레지스터(36) 및 제2P/S레지스터(35)의 동작시 제2로드신호(LD2)와 반전 제1클럭신호와 제2동기 클럭신호(ACLK2)를 공급하여 제2채널 지정신호(CONT2)에 의해 상기 제2S/P레지스터(36)에 입력되는 제2전송속도의 시리얼데이타(INB)의 채널을 지정하는 제23기제어부(34)로 구성된다.

상기 제3도의 구성중 제1동기 제어부(33)는 상기 제1P/S레지스터(32)의 로드단(LD)에 출력단이 접속되며 제1클럭신호(CLK1)와 제1프레임 동기신호(FSX1)를 부논리곱하여 제1로드신호(LD1)로써 출력하는 낸드게이트(331)와, 상기 제1P/S레지스터(32)의 클럭단(CK)에 출력단이 접속되며 반전 제2클럭신호와 제1채널 지정신호(CONT1)를 부논리곱하여 제1동기 클럭신호(ACLK1)로써 출력하는 낸드게이트(332)와, 상기 제1P/S레지스터(32)의 출력단(Q1)에 입력단이 접속되어 입력되는 제1채널 지정신호(CONT1)에 의해 상기 제1P/S레지스터(32)에서 출력되는 제2전송 속도의 시리얼 데이타(OUTB)의 채널을 지정하는 3상태 버퍼(333)로 구성된다.

제2동기 제어부(34)는 상기 제2클럭신호를 입력하여 반전시켜 반전 제2클럭신호(CLK2)를 출력하는 인버터(341)와, 상기 인버터(341)의 출력단에 일입력단이 접속되고 출력단이 상기 제2S/P레지스터(36)의 클럭단(CK)에 접속되어 상기 반전 제1클럭신호를 일입력단에 입력하고 제2채널 지정신호(CONT2)를 타입력단에 입력하여 논리곱함으로써 상기 제S/P레지스터(36)에 제2전송속도의 시리얼 데이타(INB) 입력시 채널을 지정하여 제2동기 클럭신호(ACLK2)를 출력하는 앤드게이트(344)와, 상기 제2P/S레지스터(35)의 클럭단(CK)에 출력단이 접속되어 제1클럭신호(CLK1) 입력하여 반전시켜 출력하는 인버터(342)와, 상기 인버터(341)의 출력단에 클럭단(CK)이 접속되고 출력단이 상기 낸드게이트(331)의 하나의 입력단에 접속되며 반전출력단(Q)이 상기 제2P/S레지스터(35)의 로드(LD)단에 접속되어, 프레임 동기신호(FSX)를 입력하여 클럭단(CK)으로 입력되는 반전 제2클럭신호에 의해 래치하여 출력단으로 제1프레임 동기신호(FSX1)를 출력하고 반전 출력단(Q)으로 제2로드신호(LD2)를 출력하는 D플립플롭(343)으로 구성된다.

또한 상기 제3도의 구성중 프레임 동기신호(FSX)는 PCM 환기에서의 통상의 프레임 동기신호로서 SKHZ의 주기 파형이며, 제1, 제2채널 지정신호(CONT1, CONT2)는 상기 제1도의 채널 지정회로(60)로 부터 공급되는 신호이다. 그리고 제1클럭신호(CLK1)는 64KHZ의 클럭이며 제2클럭신호는 2.048MHZ 클럭으로서 상기 제1도의 클럭분주회로(40)로 부터 공급되는 클럭신호이다. 또한 제1전송속도의 시리얼데이타(INA, OUTA)는 상기 제1클럭신호(CLK1)와 같은 속도가 되며, 제2전송속도의 시리얼 데이타(INB, OUTB)는 상기 제2클럭신호(CLK2)와 같은 속도가 된다.

제4도는 상기 제3도의 동작 파형도로서, 제4도(a)는 A단의 송. 수신시 동작 파형도이며, 제4도(b)는 B단의 송신시 동작 파형도이고, 제4도(c)는 B단지 수신시 동작 파형도이다.

여기서 A단은 상기 제1도의 속도변환회로(30)에서 부터 SIO(20)를 거쳐 데이타 가입자(120)와 상호 전송시의 입출력단에 해당되고, B단은 상기 속도변환회로(30)에서 부터 부디코더회로(110)를 거쳐 메인시스템(130)과 상호 전송시의 입출력단에 해당된다.

따라서 상술한 도면 구성을 참조하여 본 고안의 동작 관계를 상세히 설명하면 다음과 같다.

먼저 A단에서의 송수신시를 보면, 제1S/P레지스터(31)에서 데이타 입력단(D1)으로 제4도(a)의 (C)와 같은 제1전송속도의 시리얼 데이타(INA)가 입력되면 제4도(a)의 (B)와 같은 제1클럭신호(CLK1)의 상승시점(Rising Time)에서 데이타를 체크하여 패러렐 데이타(QA1-QH1)을 통해 패러렐 데이타를 쉬프트시키고, 제1S/P레지스터(32)에서는 제4도(a)의 (A)파형과 같은 프레임 동기 신호(FSX) 1주기 동안 8비트 패러렐 데이타를 로드한다. 그리고 1프레임의 32채널(Channel)중 제1채널 지정신호(CONT1)에 의해 지정되는 필요한 채널에 맞추어 상기 제1P/S레지스터(32)의 클럭단(CK)에 입력된 제1동기 클럭신호(ACLK1)의 상승시점(Rising Time)에 1비트씩 쉬프트시키면서 버퍼(333)를 통해 B단에 제2전송속도의 시리얼 데이타(OUTB)로 전송한다.

그리고 제4도(a)의 (B)와 같은 제1클럭신호(CLK1)는 인버터(342)에서 반전되어 제4도(a)의 (E)와 같이 반전 제1클럭신호로 되고 제2P/S레지스터(35)의 클럭단(CK)에 입력되므로, 제4도(a)의 (D)와 같은 제2로드신호(LD2)에 의해 로드된 8비트 패러렐 데이타는 상기 제2S/P레지스터(35)의 출력단(Q2)으로 제4도(a)의 (F)와 같은 제1전송 속도의 시리얼 데이타(OUTA)로 출력된다.

다음으로 (B)단에서의 데이타 송. 수신시를 보면 1프레임의 32개 채널중 제1, 제2채널 지정신호(CONT1, CONT2)에 의해 선택된 필요한 채널에 맞추어 제2클럭신호의 상승시점(Rising Time)에 1개 비트씩 쉬프트 시키면서 시리얼 데이타로 전송한다.

제4도(b) 및 (c)의 파형도는 소정 선택된 채널 0, 1, 31의 경우만 예를들어 설명하였다. 송신시에는 제4도(b)의 파형도를 참조하면, 수신 하이웨이에서 전송된 제2전송 속도의 시리얼 데이타(INB)는 8비트 시리얼 데이타로 상기 제2S/P레지스터(36)에 입력된다. 이때 제4도(b)의 (E)와 같은 제2채널지정신호(CONT2)는 인버터(341)를 통해 반전된 반전 제2클럭신호와 앤드게이트(344)에서 논리곱되어 제4도(b)의 (F)와 같은 제2동기 클럭신호(ACLK2)로 되고, 이에 의해 클럭의 상승시점에서 8비트 시리얼 데이타를 체크하여 쉬프트시키면서 8비트 패러렐 데이타로 만든다.

제2P/S레지스터(35)에서는 상기 패러렐 데이타를 제4도(b)의 (C)와 같은 제2로드신호(LD2)에 의해 로드되게 한후 인버터(342)를 통해 반전된 반전 제2클럭신호의 상승시점에서 입력된 데이타를 체크하여 쉬프트시키면서 8비트로된 시리얼 데이타(OUTA)로 전송하게 된다.

수신시에는 제4도(c)를 참조하면, 상기 제1P/S레지스터(32)에 입력되어 제4도(c)의 (C)와 같은 제1로드신호(LD1)에 의해 로드된 8비트 패러렐 데이타는 제4도(c)의 (E)와 같은 제1동기 클럭신호(ACLK1)에 의하여 3상태버퍼(333)를 거쳐 제4도(c)의 (F)와 같은 제2전송속도의 시리얼 데이타(OUTB)가 되어 하이웨이에 실려지게 된다.

여기서 상기 3상태 버퍼(333)에 인가되는 제1채널지정신호(CONT1)는 제4도(c)의 (D), (G), (J)와 같이 각각 채널 0, 1, 31을 지정하도록 하는 채널 지정신호로 작용된다.

송, 수신시 공히 모든 데이타의 크럭의 타이밍 동기는 프레임동기신호(FSX)에 의해 제어되며 모든 데이타는 상기 프레임동기신호(FSX)의 1주기 만큼 즉 125μsec동안 보관됨으로 인해 실제지연시간은 125μsec가 걸리게 된다.

상기 제4도(b) 및 (c)의 파형도는 채널 0, 1, 31의 경우만 샘플한 파형도이나, 상기 채널을 제외한 다른 채널일 경우에도 동일한 방식으로 작용된다.

상기 제1도의 채널지정회로(60)로 부터의 제1, 제2채널지정신호(CONT1, CONT2)에 의하여 지정되지 않은 채널에서는 상기 3상태버퍼(333)가 하이 임피던스(High Impedance) 상태이므로 각 채널에 해당하는 데이타 출력선을 병렬로 연결할 수 있다.

또한 제3도의 일실시예에 따른 동작 설명은 PCM/TDM 교환시스템을 기준으로 하였으나 시스템 상호간의 시리얼 데이타로 송. 수신하는데에서 전송 속도가 다른 분야에는 소정 클럭신호와 제어신호를 달리함에 의하여 용이하게 적용될 수 있음에 유의하여야 한다.

상술한 바와같이 본 고안은 동종 또는 이종의 시스템 단말 상호간의 서리얼 데이타 송. 수신시, 특히 PCM/TDM교환기 시스템에서 단말가입자와 데이타 송. 수신기에 전송량이나 데이타의 구조에 상관없이 시리얼 데이타의 전송 속도를 간단하게 변환시킬 수 있는 잇점이 있다.

Claims (3)

1. 디지탈 시리얼 데이타 전송시 속도 변환회로에 있어서, 소정의 가입자측으로 부터 제1전송 속도의 시리얼 데이타를 데이타 입력단에 입력하여 클럭단에 입력되는 제1클럭신호에 의해 소정 비트수의 패러렐 데이타로 변환시켜 출력단으로 출력하는 제1S/P레지스터(31)와, 상기 제1S/P레지스터(31)의 출력단에 입력단이 접속되어 상기 제1S/P레지스터(31)에 출력되는 소정 비트수의 패러렐 데이타를 입력하여 로드단(LD)에 입력되는 제1로드신호에 의해 로드한 후 클럭단에 입력되는 제1동기 클럭신호에 따라 제2전송 속도의 시리얼 데이타(OUTB)로 변환시켜 출력단으로 출력하는 제1P/S레지스터(32)와 교환기로 부터 출력되는 제2전송 속도의 시리얼 데이타를 데이타입력단에 입력하여 클럭단에 입력되는 제2동기클럭신호에 의해 소정 비트수의 패러렐 데이타로 변환시켜 출력단으로 출력하는 제2S/P레지스터(36)와, 상기 제2S/P레지스터(35)에서 출력되는 소정 비트수의 패러렐 데이타를 입력하여 로드단에 입력되는 제2로드신호에 의해 로드한후 클럭단에 입력되는 반전 제1클럭신호에 따라 제1전송속도의 시리얼 데이타로 변환시켜 출력단으로 출력하는 제2S/P레지스터(35)와 상기 제1S/P레지스터(31)의 클럭단과 상기 제1P/S레지스터(32)의 클럭단 및 로드단과 출력단에 접속되며 제1, 제2클럭신호와 제1채널 지정신호를 입력하여 상기 제1S/P레지스터(31) 및 제1P/S레지스터(32)의 동작시 제1로드신호와 제1클럭신호와 제1동기클럭 신호를 공급하며 제1채널 지정신호에 의해 상기 제1P/S레지스터(32)에서 출력되는 제2전송 속도의 시리얼 데이타의 채널을 지정하는 제1동기제어부(33)와, 상기 제2S/P레지스터(36)의 클럭단(CK)과 상기 제2P/S레지스터(35)의 로드단과 클럭단에 접속되며 제1, 제2클럭신호와 제2채널 지정신호를 입력하여 상기 제2S/P레지스터(36) 및 제2P/S레지스터(35)의 동작시 제2로드신호와 반전 제1클럭신호와 제2동기 클럭신호를 공급하여 제2채널 지정신호에 의해 상기 제2S/P레지스터(36)에 입력되는 제2전송속도의 시리얼데이타의 채널을 지정하는 제2동기제어부(34)로 구성됨을 특징으로 하는 디지탈 시리얼 데이타 전송시 속도 변환회로.
2. 제1항에 있어서, 제1동기 제어부(33)는 상기 제1P/S레지스터(32)의 로드단에 출력단이 접속되며 제1클럭신호와 제1프레임 동기신호를 부논리곱하여 제1로드신호로써 출력하는 낸드게이트(331)와, 상기 제1P/S레지스터(32)의 클럭단에 출력단이 접속되며 반전 제2클럭신호와 제1채널 지정신호를 부논리곱하여 제1동기 클럭신호로써 출력하는 낸드게이트(332)와, 상기 제1P/S레지스터(32)의 출력단에 입력단이 접속되어 입력되는 제1채널 지정 신호에 의해 상기 제1P/S레지스터(32)에서 출력되는 제2전송 속도의 시리얼 데이타의 채널을 지정하는 3상태 버퍼(333)로 구성됨을 특징으로 하는 디지탈 데이타 전송시 속도 변환회로.
3. 제1항에 있어서, 제2동기제어부(34)는 상기 제2클럭신호를 입력하여 반전시켜 반전 제2클럭신호를 출력하는 인버터(341)와, 상기 인버터(341)의 출력단에 일 입력단이 접속되고 출력단이 상기 제2S/P레지스터(36)의 클럭단에 접속되어 상기 반전 제1클럭신호를 일 입력단에 입력하고 제2채널 지정신호를 타입력단에 입력하여 논리곱함으로써 상기 S/P레지스터(36)에 제2전송속도의 시리얼 데이타 입력시 채널을 지정하여 제2동기 클럭신호를 출력하는 앤드게이트(344)와, 상기 제2P/S레지스터(35)의 클럭단에 출력단이 접속되어 제1클럭신호 입력하여 반전시켜 출력하는 인버터(342)와, 상기 인버터(341)의 출력단에 클럭단이 접속되고 출력단이 상기 낸드게이트(331)의 하나의 입력단에 접속되며 반전출력단이 상기 제2P/S레지스터(35)의 로드단에 접속되어, 프레임 동기신호를 입력하여 클럭단으로 입력되는 반전 제2클럭신호에 의해 래치하여 출력단으로 제1프레임 동기신호를 출력하고 반전 출력단으로 제2로드신호를 출력하는 D플립플롭(343)으로 구성됨을 특징으로 하는 디지탈 시리얼 데이타 전송시 속도 변환회로.