SU1140125A1 - Устройство дл сопр жени вычислительной машины с каналами св зи - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С КАНАЛА Ш СВЯЗИ, содержащее два элемента ИЛИ, триггер, распределитель управл ющих сигналов и многоканальный блок обратимого преобразовани  параллельного кода в последовательный,группы входов и выходов последовательного кода которого  вл ютс  соответственно группами информационных входов и выходов последовательного кода устройства , вход и выход параллельного кода - соответственно информационным ВХОДОМ и выходом параллельного кода устройства,а группа входов выборки канала соединена с группой выходов распределител  управл ющих сигналов, информационный вход и выход триггера подключены соответственно к выходу первого элемента ИЛИ и выходу  апроса прерывани  устройства, отличающеес  тем, что, с целью расширени  области применени  устройства , в него введены пам ть масок прерывани , группа элементов ЗАПРЕТ, генератор импульсов., элемент И и элемент задержки, причем первый вход элемента И соединен с выxoдo элемента задержки, а выход - с первым входом второго элемента ИЛИ, выход генератора импульсов подключен к синхронизирующему входу триггера и тактовому входу распределител  управл ющих сигналов, вход останова которого соединен с выходом первого элемента ИЛИ, а вход записи уставкис входом записи маски прерывани  (Л устройства и вторым входом элемента И, выход второго элемента ИЛИ подключен к входу разрешени  записи пам ти масок прерывани , адресный вход которой соединен с выходом адреса состо ни  распределител  управл ющих сигналов и выходом номера канала устройства, а группа информационных входов - с выходами элементов „ЗАПРЕТ группы, информационные входы которых подключены к информационному входу параллельного кода устрой э ел ства, а управл ющие входы - к входу сброса устройства, второму входу второго элемента ИЛИ и входу сброса многоканального блока обратимого преобразовани  параллельного кода в последовательный, синхронизирующий выход ввода последовательного кода которого соединен с выходом разрещени  ввода пам ти масок прерывани , выходом адреса вектора прерывани  устройства и первым входом первого

Description

элемента ИЛИ, а синхронизирую1дий выход вывода последовательного кода с выходом разрешени  вывода пам ти масок прерыпани  и вторым входом первого элемента ИЛИ, информационный вход распределител  управл ющих сигналов соединен с информационным входом параллельного кода устройства, а первый и второй входы выбора режима соответственно - с входами сигналов режима записи и чтени  устройства. 2, Устройство по п. отличающеес  тем, что многоканаль ный блок.обратимого преобразовани  параллельного кода в последовательный содержит в каждом канале входной и выходной буферные регистры, дна сдвиговых регистра, делитель ча тоты, три счетчика импульсов, генератор импульсов, восемь триггеров, два элемента И-НЕ, два элемента И, два элемента ИЛИ и два магистральных усилител , причем информационные входы входных буферных регистров каналов соединены с входом параллел ного кода блока, выходы выходных бу ферных регистров каналов соединены выходом параллельного кода блока, в каждом канале информационный вход и выход первого сдвигового регистра подключены соответственно к выходу входного буферного регистра и инфор мационному входу первого триггера, вход синхронизации - к выходу делител  частоты и входам синхронизации первого триггера и первого счетчика импульсов, а вход продвижени  - к выходу первого элемента И и входу сброса первого триггера, вход устав ки которого соединен с входом сброса блока первым входом установки второго триггера, входами сброса третьего и четвертого триггеров и ; первыми входами первого и второго элементов ИЛИ, выходы которых подключены соответственно ко входу сброса п того триггера и входу установки шестого триггера, инверсный выход которого соединен с входом сброса седьмого триггера и синхрони зирующим входом восьмого триггера, информационный вход и выход которог подключены соответственно к выходу седьмого триггера и информационному входу п того триггера, синхронизиРЯощий вход которого подключен к синхронизирующему входу выходного буферного регистра, входу сброса второго счетчика импульсов, первому . входу второго элемента И и пр мому выходу шестого триггера, вход сброса которого соединен с синхронизирующими входами вторых счетчика импульсов и сдвигового регистра и выходом третьего счетчика иг.1пульсов, вход сброса которого подключен к второму входу второго элемента ИЛИ и выходу второго элемента И, а синхронизирующий вход - к выходу генератора импульсов , синхронизирующим входам делител  частоты и четвертого триггера и первому входу первого элемента И-НЕ, вторым входом соединенного с выходом BTQjporo элемента И-НЕ, а выходом - с синхронизирующим входом третьего триггера, информационный вход которого соединен с вьгкодом первого счетчика импульсов, пр мой выход - с вторым входом установки второго триггера, а инверсный выход - с первыми входами первого .элемента И и второго элемента И-НЕ и входами сброса делител  частоты и первого счетчика импульсов, вход сброса второго триггера подключен к синхронизирующему входу входного буферного регистра, инверсный выход к информа ционному входу четвертого триггера , а пр мой выход - к информационному входу первого магистрального усилител , выход которого соединен с синхронизирующим ВЫХОДОМ вывода последовательного кода блока, а управл ющий вход - с входом управлени  третьим состо нием выходного буферного регистра и управл ющим входом второго магистрального усилител , выход которого подключен к синхронизирующему выходу ввода последовательного кода блока, а информационный вход - к выходу п того триггера, выход второго сдвигового регистра соединен с информационным входом выходного буферного регистра, а информационный вход - с входом установки седьмого триггера и вторым входом второго элемента И, выход второго счетчика импульсов соединен с треть-, им входом второго элемента ИЛИ, причем выходы первых триггеров каналов образуют группу выходов последова тельного кода блока, информационные входы вторых сдвиговых регистров каналов образуют группу входов последовательного .кода блока, входа сброса вторых триггеров каналов, входы управлени  третьим состо нием выходных буферных регистров и вторые ды первых элементов ИЛИ каналов вхо- разуют группу входов выборки канала об- блока. 1140125;

Изобретение относитс  к вычислительной технике и предназначено дл  организации обмена ЭВМ с большим числом последоватепьных каналов св зи , в частности дл  подключени  группы символьных дисплеев.

Известны устройства.дл  сопр жени  цифровой, вычислительной машины с дискретными каналами св зи, содержащие линейныйблок, буферный регистр , регистр информации, регистр маркеров, регистр коммутации, коммутатор , блок пам ти, блок синхронизации , блок управлени  коммутацией и блок очередности выдачи знаков. Основой .устройства  вл етс  блок пам ти , представл ющий собой ассоциативное запоминающее устройство, с помощью которого осуществл етс  обмен байтами с ЭВМ, двойна  буферизаци  приема и передачи и вьщача очередных бит в линейньп блок 1 .

Недостатками данного устройства  вл ютс  сложность и большой объем оборудовани .

Наиболее близким к предлагаемому  вл етс  устройство дл  српр жени  вычислительной машины с каналами св зи, содержащее многоканальный, блок обратимого преобразовани  параллельного кода в последовательный группы входов и выходов последовательного кода которого  вл ютс  соответственно группами информациойны последовательных входов и выходов устройства, вход и выход параллельного кода  вл ютс  соответственно информа.ционными параллельными входо и выходом устройства, адресный вход непосредственно, а управл ющий вход через распределитель импульсов подключены соответственно к первому и второму выходам блока управлени , группа входов которого соединена с выходами элементов И группы, первым входами соединенных с группой входо готовности абонентов устройства и группой входов регистра конца обмена , а вторыми входами - с группой вьгходов регистра адреса, входом подключенного к адресному входу устройства , группа выходов регистра конца обмена через первьй элемент ИЛИ соединена со входом сброса счетчика и первьм

входом второго элемвнта ИЛИ, выход и второй вход которого соединены соответственно с установочным вхоом триггера и выходом счетчика, разрешающий вход которого соединен с входом сброса триггера, выход которого  вл етс  выходом запроса обращени  устройства, и входом сброса устройства, а счетный вход - с вхо- дом тактовых импульсов устройства, причем многоканальный блок обратимого преобразовани  параллельного кода в последовательный содержит коммутатор, блок контрол , обратимый преобразователь параллельного кода в последовательный и буферную пам ть з

Недостаток устройства состоит в ограниченной области применени  устройства , поскольку оно, во-первых, требует дополнительных управл ющих сигналов от абонентов, работающих по каналам св зи, а во-вторых, не способно обеспечить маскированке каналов раздельно по вводу и выводу.

Цель изобретени  - расширение области применени  устройства.

Поставленна  цель достигаетс  тем, что в устройство, содержащее два элемента ИЛИ, триггер, распределитель управл ющих сигналов и многоканальный блок обратимого преобразовани  параллельного кода в последовательный , группы входов и выходов последовательного кода которого  вл ютс  соответственно группами информационных входов и выходов последовательного кода устройства вход и выход параллельного кода - соответственно информационными входом и вь ходом параллельного кода устройства, а группа входов выборки канала сое3 динена с группой выходов распределител  управл ющих сигналов, информационный вход и выход триггера подключены соответственно к выходу первого элемента ШШ и выходу зацроса прерывани  устройства, введены пам ть масок прерывани  группа элементов ЗАПРЕТ, генератор импульсов, элемент И и элемент задержки, причем первый вход элемента И соединен с вы ходом элемента задержки, а выход - с первым входом второго элемента ИЛИ, выход генератора импульсов подключен к синхронизирующему входу триггера и тактовому входу распределител  управл ющих сигналов, вход останова которого соединен с выходом, первого элемента ИЛИ, а вход записи уставки с входом записи маски прерывани  устройства и вторым входом элемента И, выход второго элемента ИЛИ подключен к входу разрешени  записи пам ти масок прерывани , адресный вход которой соединен с выходом адреса состо ни  распределител  управл ю;щих сигналов и выходом номера канала устройства, а группа информационных входов с выходами элементов ЗАПРЕТ группы, и формационные вхбды которых подключены к информационному входу параллельного кода устройства , а управл ющие входы-- к входу сброса устройства, второму входу вто рого элемента ИЛИ и-входу сброса многоканального блока обратимого . преобразовани  параллельного кода в последовательный, синхронизирующий выход ввода последовательного кода которого соединен с выходом разрешени  ввода пам ти масок прерывани , выходом адреса вектора прерывани  устройства и первым входом первого элемента ИЛИ, а синхронизирующий выход вывода последовательного кода с выходом разрешени  вывода пам ти масок прерывани  и вторым входом первого элемента ИЛИ, информационны вход распределител  управл ющих сиг налов соединен с информационным входом параллельного кода устройств а первый и второй входы выбора режи ма соответственно - с входами сигна . лов режима записи и чтени  устройства . Многоканальный блок обратимого преобразовани  параллельного кода в последовательный содержит в каждом канале входной и выходной буферные 254 регистры, два сдвиговых регистра, делитель частоты.три счетчика импульсов , генератор импульсов, восемь триггеров, два элемента И-НЕ, два элемента И, два элемента ИЛИ и два магистральных усилител , причем информационные входы входных буферных регистров каналов соединены с входом параллельного кода блока, выходы выходных буферных регистров каналов соединены с выходом параллельного кода блока, в каждом канале информационный вход и выход первого сдвигового регистра подключены соответственно к выходу входного регистра и информационному входу первого триггера, вход синхронизации ,к выходу делител  частоты и входам синхронизации первого триггера и первого счетчика импульсов, а вход продвижени  - к выходу первого элемента И и входу сброса первого триггера , вход установки которого соединен с входом сброса блока, первым входом установки второго триггера, входами сброса третьего и четвертого триггеров.и первыми входами первого и второго элементов ИЛИ, выходы которых подключены соответственно к входу сброса п того триггера и входу установки шестого триггера , инверсный выход которого соединен с входом сброса седьмого триггера и синхронизирующим входом восьмого триггера, информационный вход и выход которого подключены соответственно к выходу седьмого триггера и информационному входу п того триггера , синхронизирующий вход которого подключен к синхронизирующему входу выходного буферного регистра,входу сброса второго счетчика импульсов, первому входу второго элемента И и пр мому выходу шестого триггера, вход сброса которого соединен с синхронизирующими входами вторых счетчика импульсов и сдвигового регистра и выходом третьего счетчика импульсов , вход сброса которого подключен к второму входу второго элемента ИЛИ и выходу второго элемента И, а синхронизирующий вход - к выходу генератора импульсов, синхронизирующим входам делител  частоты и четвертого триггера и первому входу первого элемента И-НЕ, вторым входом соединенного с выходом второго элемента И-НЕ, а выходом - с синхронизирующим

5

входом третьего триггера, информаци онный вход которого соединен с выходом первого счетчика импульсов,пр мой выход - с вторым входом установки второго триггера, а инверсный выход - с первыми входами первого элемента И и второго элемента И-НЕ и входами сброса делител  частоты и первого счетчика импульсов, вход сброса второго триггера подключен к синхронизирующему входу входного буфеч ного регистра, инверсный выход - к информационному входу четвертого тригге , ра, а пр мой выход - к информационному входу первого магистрального усилител , выход которого соединен с синхронизирующим выходом вывода последовательного кода блока, а управл ющий вход - с входом управлени  третьим состо нием выходного буферного регистра и управл ющим входом второго магистрального усилител , выход которого подключен к синхронизирующему выходу ввода последовательного- кода блока, а информационный вход - к выходу п того триггера, выход второго сдвигового регистра соединен с информационным входом выходного буферного регистра, а информационный вход - с входом установки седьмого триггера и вторым входом второго элемента И, выход второго счетчика импульсов соединен с третьим входом второго элемента ИЛИ, причем выходы первых триггеров каналов образуют группу выходов последоэательного кода блока, информационные входы вторых сдвиговых регистров каналов образуют группу входов последовательного кода блока, входы сброса вторых триггеров каналов, входы управлени  третьим состо нием выходных буферных регистров и вторы входы первых элементов ИЛИ каналов образуют группу входов выборки канала блока.

На фиг, 1 представлена блок-схема устройства; на фиг, 2 - функциональна  схема одного канала (приемопередатчика ) многоканального бло ка обратимого преобразовани  параллельного кода в последовательный.

Устройство содержит (фиг, 1) приемопередатчики 1, образующие многоканальный блок, обратимого преобразовани  параллельного кода в последовательный , распределитель управл ющих сигналов, состо щий из дешифра256

тора 2 выборки, дешифратора 3 сигнала записи, дешифратора 4 сигнала чтени  и счетчика 5, генератор 6 импульсов , элемент ИЛИ 7, элемент И 8, элемент задержки 9, пам ть 10 масок прерывани , триггер 11, элементы ЗАПРЕТ 12 и 13 группы, элемент ИЛИ 14, шину 15 сброса, шины 16 и 17 информационных входа и выхода параллельного кода устройства, шины 18 и 19 групп информационных выходов и выходов последовательного кода устройства , шины 20 и 21 входа сигналов режима записи и чтени , шины 22 выхода номера канала устройства, шину 23 входа записи маски прерывани  устройства, шину 24 запроса прерывани  и шину 25 адреса вектора прерывани  устройства. Шинами 16, 17, 2025 устройство подключаетс  к ЭВМ, а кажд.а  пара шин 18 и 19 с одним и тем же индексом - к соответствующему каналу св зи.

На фиг,1 обозначены также шины приемопередатчиков 1: шина 26 входов параллельного кода, шина 27 записи параллельного кода, шина 28 входов выборки приемопередатчика 1, шина 29 сброса приемопередатчика 1, шина 30 чтени  параллельного кода, шины 3-1 входа и выхода последова-, тельного кода, шина 33 синхронизи-. рующего выхода вывода последовательного кода (готовность передатчика ) приемопередатчика 1, шина 34 выхода параллельного кода и шина 35 синхронизирующего выхода ввода последовательного кода (готовность приемника) приемопередатчика 1,

Приемопередатчики 1 осуществл ют преобразование машинного слова параллельного кода в последоватепьной код, например, имеющий структуру; стартовый бит + 8 информационных бит 2 стоповых бита,

В качестве приемопередатчиков 1 могут быть использованы приемник и передатчик, описанные в 2.

Приемопередатчик 1 может, например , содержать (фиг. 2) первый буферный регистр 36, первый сдвиговый регистр 37, первый триггер 38, делитель 39 частоты, первый счетчик 40 импульсов, второй триггер 41, первый магистральный усилитель 42, генератор 43 импульсов, третий 44 и четвертый 45 триггеры, первые элементы И 46 и элемент. И-НЕ 47, второй элемент И-НЕ 48, третий счетчик 49 импульсов , второй сдвиговый регистр 50, второй буферный регистр 51, вто рой магистральный усилитель 52, вто рой элемент И 53, второй счетчик 54 импульсов, первый элемент ИЛИ 55, п тый триггер 56, второй элемент ИЛИ 57,шестой 58, седьмой 59 и восьмой 60 триггеры. Устройство работает следующим образом. Обмен информацией возможен только по прерыванию, возбуждаемому устройством сигнала на шипе 24, Уст ройство может вызвать прерывание по вводу (присутствует сигнал на ши не 25) и прерывание по вводу (отсут ствует сигнал на шине 25). Счетчик 5, счита  импульсы генератора 6, сканирует пам ть 10 и последовательно выбирает с помощьюдешифратора 2 приемопередатчики 1, подключа  их шины 34 к шине 17, и шины 33 и 35 к входам элемента ИЛИ 7 Так как к этим же входам подключены выходы пам ти 10, сигнал на выходе элемента ИЛИ 7 может по витьс  толь ко при наличии разрешающего сигнала из пам ти 10. Запись информации в пам ть 10 и установка счетчика 5 осуществл етс  сигналом на шине 23, Лри этом снача ла в счетчик 5 из младших разр дов шины 16 заноситс  номер канала, а затем с некоторой задержкой созда ваемой элементом задержки 9, по адресу этого канала в пам ть 10 записываютс  два старших разр да шины 16, разрешающие или запрещающие прерывани  соответственно по вводу и выводу дл  данного канала. Дп  ввода информации по К-му ка ,налу () программа, разрешает прерывани  от приемника К-го приемо передатчика 1 . Приемник приемопередатчика 1 принимает поступающую на шину 19 старт-стопную последовательность импульсов, преобразу  ее в параллельный код а после при- ема стоп-бита записывает прин тый байт информации в свой буферньй регистр 51, устанавливает флаг готовности приемника на шине 35 и перехо дит к приему следующего байта. Когд на выходе счетчика 5 по вл етс  номер канала К, сигнал готовности при емника через элемент ИЛИ 7 поступает на вход запрета счетчика 5, блокиру  его дальнейшее продвижение. Следующим импульсом генератора 6 ус- танашшваетс  триггер 11 , вызыва  прерывание по вводу, так как присутствует сигнал на шине 25, Подпро грамма обработки прерываний считывает номер канала с выходной шинь 22 и данные с выходной ишны 17 и выдает сигнал чтени  на шину 21, который через дешифратор 4 сбрасывает флаг готовности К-го приемопередатчика 1 , разреша  да.пьнейшее продвижение счетчика 5. Лри выводе данных по К-му каналу программа разрешает прерывани  по выводу К-му приемопередатчика 1. Если в данный момент буферный регистр 36 приемопередатчика 1 свободен , то при по влении на выходе счетчика 5 номера К возникает прерывание . по выводу.Подпрограмма обработки прерывани  считывает с. шины 22 номер канала и по шине 16 передает байт информации, сопровожда  его сигналом записи по шине 205 который через дешифратор 3 заносит передаваемый байт в буферный регистр 36 и сбрасывает флаг готовности передатчика на шине 33, разреша  дальнейшее продвижение счетчика 5, Передатчик преобразз ет байт ин-формации в старт-стопн то последовательность импульсов, передаваемую на линейный выход 18, Дл  установки устройства в исходное состо ние на шину 15 подаетс  сигнал сброса, длительность которого должна быть больше времени сканировани  пам ти 10. При этом сбрасьюаютс  все приемопередатчики 1, через элемент ИЛИ 14 в пам ть 10 подаетс  сигнал разрешени  записи, элементы ЗАПРЕТ 12 и 13 блокируют информационные входы пам ти 10, После окончани  сброса в пам ти 10 записаны нули и поэтому выработка всех запросов прерывани  от устройства запрещена. Приемопередатчик 1 работает следуюпщм образом. .При поступлении сигнала записи по шине 27 данные с шин 26 загружа-ютс -в буферный регистр 36.и сбрасываетс  триггер 41, отражающий состо ние буферного регистра 36, После асинхронного заполнени  буферного регистра 36 синхронно с частотойгенератора 43 уста;назливаетс.  триг-гер 45, при этом элемент И 46 загруу

жает данные в сдвиговый регистр 37, а элемент И-НЕ 48 с задержкой на 1/2 периода генератора 43 через элемент И-НЕ 47 устанавливает-триггер 9, который снимает запрет с делител  39 и счетчика 40 и устанавливает триггер 41, разреша  новую загрузку буферного регистра 36, Делитель 39 формирует импульсы сдвига, а счетчи к 40 считает их. Импульсна  последовательность через триггер 38 поступает на шину 32, После одиннадцати сдвигов триггер 44 сбрасываетс , разреша  передачу следующего байта.

Поступа  на шину 31, стартовый импульс через элемент И 53 разрешает работу счетчика 49, который через восемь тактов сбрасывает триггер 58, До этого времени счетчик 49 был открыт только стартовым битом и в случае его исчезновени  счетчик 49 прекратил бы работу. После сброса триггера 58 приемник принимает восемь информационных бит в сдвиговый регистр 50, После отсчета дев ти импульсов счетчиком 54 через элемент ИЛИ 57 устанавливаетс  триггер- 58, производ  передачу данных в буферный регистр 51 и устанавлива  триггер

4012510

56 готовности передатчика. В случае отсутстви  стоп-битов триггеры 59 и 60 блокируют установку триггера 56, При подаче на шину 30 сигнала 5 чтени  происходит сброс триггера 56 через элемент ИЛИ 55.

Состо ние триггеров 41 и 56, формирующих сигналы готовности, и содержимое буферного регистра 31 может быть передано на шины 33, 35, 34 при подаче сигнала выбора на шину 28, Установка приемопередатчика в исходное состо ние осуществл етс  подачей сигнала сброса на шину 29.

5 Таким образом, устройство обеспечивает обмен информацией между ЭВМ и группой последовательных каналов св зи, предоставл   ЭВМ возможности маскировани  любого канала как на

0 ввод, так и на вывод инфсгрмадии. Эти возможности при использовании устройства в системах реального времени позвол ет реализовать на каждом интервале времени программное опти5 мальное управление каналами св зи с учетом интенсивности потока информации , скоростей каналов св зи и за цачей, решаемой в текущий момент времени.

Claims (2)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С КАНАЛАМИ СВЯЗИ, содержащее два элемента ИЛИ, триггер, распределитель управляющих сигналов и многоканальный блок обратимого преобразования параллельного кода в последовательный, группы входов и выходов последовательного кода которого являются соответственно группами информационных входов и выходов последовательного кода устройства, вход и выход параллельного кода - соответственно информационным входом’ и выходом параллельного кода устройства,а группа входов выборки канала соединена с группой выходов распределителя управляющих сигналов, информационный вход и выход триггера подключены соответственно к выходу первого элемента ИЛИ и выходу запро- са прерывания устройства, отличающееся тем, что, с целью расширения области применения устройства, в него введены память масок прерывания, группа элементов ЗАПРЕТ, генератор импульсов., элемент И и элемент задержки, причем первый вход элемента И соединен с выходом элемента задержки, а выход - с первым входом второго элемента ИЛИ, выход генератора импульсов подключен к синхронизирующему входу триггера и тактовому входу распределителя управляющих сигналов, вход останова которого соединен с выходом первого элемента ИЛИ, а вход записи уставки- S с входом записи маски прерывания устройства и вторым входом элемента И, выход второго элемента ИЛИ подключен к входу разрешения записи памяти масок прерывания, адресный вход которой соединен с выходом адреса состояния распределителя управляющих сигналов и выходом номера канала устройства, а группа информационных входов - с выходами элементов „ЗАПРЕТ группы, информационные входы которых подключены к информационному входу параллельного кода устройства, а управляющие входы - к входу сброса устройства, второму входу второго элемента ИЛИ и входу сброса многоканального блока обратимого преобразования параллельного кода в последовательный, синхронизирующий выход ввода последовательного кода которого соединен с выходом разрешения ввода памяти масок прерывания, выходом адреса вектора прерывания устройства и первым входом первого элемента ИЛИ, а синхронизирующий выход вывода последовательного кода с выходом разрешения вывода памяти масок прерывания и вторым входом первого элемента ИЛИ, информационный вход распределителя управляющих сигналов соединен с информационным входом параллельного кода устройства, а первый и второй входы выбора режима соответственно — с входами сигналов режима записи и чтения устройства.

2. Устройство по π. ^отличающееся тем, что многоканальный блок.обратимого преобразования параллельного кода в последовательный содержит в каждом канале входной и выходной буферные регистры, два сдвиговых регистра, делитель частоты, три счетчика импульсов, генератор импульсов, восемь триггеров, два элемента И-НЕ, два элемента И, два элемента ИЛИ и два магистральных усилителя, причем информационные входы входных буферных регистров . каналов соединены с входом параллельного кода блока, выходы выходных буферных регистров каналов соединены с выходом параллельного кода блока, в каждом канале информационный вход и выход первого сдвигового регистра подключены соответственно к выходу входного буферного регистра и информационному входу первого триггера, вход синхронизации - к выходу делителя частоты и входам синхронизации первого триггера и первого счетчика импульсов, а вход продвижения - к выходу первого элемента И и входу сброса первого триггера, вход уставки которого соединен с входом сброса блока^ первым входом установки второго триггера, входами сброса третьего и четвертого триггеров и : 'первыми входами первого и второго элементов ИЛИ, выходы которых подключены соответственно ко входу сброса пятого триггера и входу ус- . тановки шестого триггера, инверсный выход которого соединен с входом сброса седьмого триггера и синхронизирующим входом восьмого триггера, информационный вход и выход которого подключены соответственно к выходу седьмого триггера и информационному входу пятого триггера, синхронизирующий вход которого подключен к синхронизирующему входу выходного буферного регистра, входу сброса второго счетчика импульсов, первому входу второго элемента И и прямому выходу шестого триггера, вход сброса которого соединен с синхронизирующими входами вторых счетчика импульсов и сдвигового регистра и выходом третьего счетчика импульсов, вход сброса которого подключен к второму входу второго элемента ИЛИ и выходу второго элемента И, а синхронизирующий вход - к выходу генератора импульсов, синхронизирующим входам делителя частоты и четвертого триггера и первому входу первого элемента И-НЕ, вторым входом соединенного с выходом второго элемента И-НЕ, а выходом - с синхронизирующим входом третьего триггера, информационный вход которого соединен с выходом первого счетчика импульсов, прямой выход - с вторым входом установки второго триггера, а инверсный выход - с первыми входами первого элемента И и второго элемента И-НЕ и входами сброса делителя частоты и первого счетчика импульсов, вход сброса второго триггера подключен к синхронизирующему входу входного буферного регистра, инверсный выход - к информационному входу четвертого триггера, а прямой выход - к информационному входу первого магистрального усилителя, выход которого соединен с синхронизирующим выходом· вывода последовательного кода блока, а управляющий вход - с входом управления третьим состоянием выходного буферного регистра и управляющим входом второго магистрального усилителя, выход которого подключен к синхронизирующему выходу ввода последовательного кода блока, а информационный вход - к выходу пятого триггера, выход второго сдвигового регистра соединен с информационным входом выходного буферного регистра, а информационный вход - с входом установки седьмого триггера и вторым входом второго элемента И, выход второго счетчика импульсов соединен с треть-₍ им входом второго элемента ИЛИ, причем выходы первых триггеров каналов образуют группу выходов последовательного кода блока, информационные входы вторых сдвиговых регистров каналов образуют группу входов после- ^; довательного.кода блока, входа сброса вторых триггеров каналов, входы управления третьим состоянием выход1140125 ных буферных регистров и вторые вхо— разуют группу входов выборки канала ды первых элементов ИЛИ каналов об- блока.