SU1765849A1 - Буферное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в системах приема и передачи дискретной информации . Цель изобретени  - упрощение устройства. Устройство содержит счетчик 1, блок 2 пам ти, триггеры 3 и 4, элементы И 5 и 6, сумматор 7 по модулю два После сформировани  в режиме записи информационного массива, по следующему адресу в пам ть заноситс  признак конца массива, счетчик сбрасываетс , и начинаетс  опрос пам ти в режиме чтени . По достижении признака конца массива дальнейший опрос пам ти блокируетс , после чего устройство вновь может быть переведено в режим записи и с нулевого адреса начато формирование информационного массива. 2 ил.

Description

/J

VI

О

S 5

Изобретение относитс  к вычислительной технике, в частности, к запоминающим устройствам, и может быть использовано в системах приема и передачи дискретной информации .

Известно устройство по авт.св. СССР № 1163359, G 11 С 9/00, 1985, содержащее блок пам ти, два счетчика коммутатор и узел управлени , содержащий триггер и элементы И. Первый счетчик задает адреса считывани , второй - адреса записи, В зависимости от режима работы коммутатор подключает к адресным входам блока пам ти первый либо второй счетчик. Недостатком устройства  вл етс  то, что в нем при считывании не формируетс  признак конца массива, в результате чего считывание блока пам ти может быть прекращено только после перебора всех его возможных адресов , чем ограничиваетс  быстродействие ус- тройства.

Ближайшим к за вл емому по своей технической сущности и  вл етс  устройство по авт.св. СССР № 1550585, G 11 С 19/00, 1990 г. Оно содержит счетчик, блоки пам ти и сравнени , регистр, два триггера и два элемента И. В режиме записи информаци  заноситс  в блок пам ти по адресам, формируемым счетчиком, который переключаетс  по синхросигналам, сопровождающим информационные посылки. При переключении в режим чтени  содержимое счетчика заноситс  в регистр, после чего счетчик сбрасываетс . При совпадении в режиме чтени  состо ни  счетчика с состо нием ре- гистра блок сравнени  вырабатывает при- конца чтени . Недостатком устройства  вл етс  наличие в нем регистра и блока сравнени , и, соответственно, поступающих на них многоразр дных св зей, что ус- ложн ет устройство.

Цель изобретени  - упрощение устройства .

Поставленна  цель достигаетс  тем, что в буферное запоминающее устройство, со- держащее счетчик, блок пам ти, первый и второй триггеры, первый и второй элементы И, выход первого элемента И - выход конца чтени  устройства, а первый вход подключен к пр мому выходу второго триггера, син- хровход которого - синхровход устройства и соединен с первым входом второго элемента И синхровходами первого триггера и счетчика, выход которого подключен к адресному входу блока пам ти, первый ин- формационный вход и первый выход которого - соответственно, информационные вход и выход устройства, а вход задани  устройства соединен с информационным входом первого триггера, введен сумматор

по модулю 2, выход которого соединен со входом сброса счетчика, а входы подключены к пр мым выходам триггеров, причем пр мой выход первого триггера соединен с информационным входом второго триггера, пр мой выход которого - выход запроса чтени  устройства, а инверсные выходы триггеров подключены ко второму и третьему входам второго элемента И, выход которого соединен со входом записи блока пам ти, второй информационный вход которого подключен к входу задани  режима устройства , а второй выход - ко входу разрешени  счета счетчика и второму входу первого элемента И.

На фиг.1 представлена функциональна  схема устройства; на фиг.2 приведены временные диаграммы его работы.

Устройство (фиг.1) содержит счетчик 1, блок 2 пам ти, первый 3 и второй 4 триггеры , первый 5 и второй б элементы И, сумматор 7 по модулю два, выход 8 признака окончани  режима чтени , синхровход 9, информационный вход 10 и выход 11, вход 12 задани  режима и выход 13 запроса чтени .

Синхровход счетчика 1 подключен к синхровходам первого 3 и второго 4 триггеров , первому входу второго элемента И 6 и синхровходу 9 устройства, вход разрешени  счета - ко второму выходу блока 2 пам ти и второму входу первого элемента И 5, вход сброса - к выходу сумматора 7 по модулю два, а выход - к адресному входу блока 2, первый информационный вход которого подключен к информационному входу 10 устройства , второй - к информационному входу триггера 3 и входу 12 задани  режима устройства, вход записи - к выходу элемента И 6, а первый выход - к информационному выходу 11 устройства. Пр мой выход триггера 3 подключен к информационному входу триггера 4 и первому входу сумматора 7, а инверсный - ко второму входу элемента И 6. Пр мой выход триггера 4 подключен ко второму входу сумматора 7, а инверсный - ко второму входу элемента И 6. Пр мой выход триггера 4 подключен ко второму входу сумматора 7, первому входу элемента И 5 и выходу 13 запроса чтени  устройства, а инверсный - к третьему входу элемента И 6. Выход элемента И 5 соединен с выходом 8 признака окончани  режима чтени  устройства .

На фиг.2 обозначены:

а - импульсы на синхровходе 9 устройства;

б - сигнал на выходе 12 задани  режима устройства;

в - состо ние счетчика 1;

г, д - пр мые выходы триггеров, соответственно , 3 и 4;

е - выход сумматора 7;

ж - второй выход блока 2 пам ти;

В реализованном варианте за вл емого устройства счетчик 1 выполнен на основе К555ИЕ10. Блок 2 пам ти представл ет собой матрицу объемом 64 х 9 бит, выполненную на основе КР185РУ9. 8 информационных разр дов пам ти  вл ютс  первым входом блока 2, дев тый разр д - вторым выходом. Сумматор 7 выполнен на основе К555Л ПБ прочие элементы - также на серии К555.

Устройство работает следующим образом:

На вход устройства поступают синхроимпульсы СИ (фиг.2а)  вл ющиес  идентификаторами дл  записываемой по входу 10 и считываемой по выходу 11 информации, При уровне О на входе 12 (фиг.2 б) устройство работает в режиме записи. Входна  информаци  записываетс  в блок 2 пам ти по СИ, счетчик 1, формирующий адреса записи , модифицируетс  по отрицательному фронту СИ (фиг.2 в). Запись информации со входа 10 сопровождаетс  записью О со входа 12.

В режим чтени  устройства переводитс  установкой 1 на входе 12. Переключение сигнала режима задани  производитс  в промежутках между импульсами СИ. По следующему после переключени  сигнала режима импульсу СИ в блок 2 по адресу +1 заноситс  признак конца массива (фиг.2 ж, где - адрес записи последнего информационного байта. По отрицательному фронту СИ триггер 3 устанавливаетс  в 1 (фиг.2 г), блокиру  тем самым прохождение через элемент И 6 .СИ на вход записи блока 2. По отрицательному фронту следующего СИ в 1 устанавливаетс  триггер 4 (фиг.2 д). Тем самым сумматор 7 формирует сигнал сброса счетчика 1 (фиг.2 е), а на выход 13 поступает сигнал запроса чтени . Начина  со следующего после этого СИ, производитс  считывание информации со входа 11.

При установке счетчика 1 всосто ние+1 на втором выходе блока 2 устанавливаетс  признак конца массива, по которому блокируетс  дальнейша  модификаци  счетчика 1, и, при состо нии 1 триггера 4 элемент И 5 формирует признак окончани  режима чтени  на выходе 8. После этого устройство вновь может быть переведено в режим записи .

При переходе от режима чтени  к режиму записи последовательно сбрасываютс  триггеры 3, 4, вновь формиру  сигнал сброса счетчика 1. Сброс триггера 4 снимает

блокировку записи в блок 2 элементом И 6 и по входу 13 определ ет начало записи. По нулевому адресу блока 2 первый из информационных байтов заноситс  после сброса триггера 4.

Таким образом вводима  информаци  заноситс  в пам ть, а окончание записи фиксируетс  записью признака конца массива . После чтени  записанного массива последующий адрес пам ти блокируетс , и

последующа  запись может быть вновь начата с нул .

Claims (1)

1. Формула изобретени 

   Буферное запоминающее устройство, содержащее счетчик, блок пам ти, два триггера , два элемента И, причем вход задани  режима устройства соединен с информационным входом первого триггера, выход первого элемента И  вл етс  выходом признака окончани  режима чтени  устройства , а первый вход подключен к пр мому выходу второго триггера, синхровход которого соединен с первым входом второго элемента И, синхровходами счетчика и первого триггера и  вл ютс  синхровходом устройства , выход счетчика подключен к адресному входу блока пам ти, первый информационный вход которого  вл етс 

   информационным входом устройства, а информационный выход - информационным выходом устройства, отличающеес  тем, что, с целью упрощени , оно содержит сумматор по модулю два, выход которого

   соединен с входом сброса счетчика, а первый и второй входы подключены к пр мым выходам первого и второго триггеров соответственно , причем пр мой выход первого триггера соединен с информационным входом второго триггера, пр мой выход которого  вл етс  выходом запроса чтени  устройства, а инверсные выходы первого и второго триггеров подключены, соответственно к второму и третьему входам второго

   элемента И, выход которого соединен с входом записи блока пам ти, второй информационный вход которого  вл етс  входом задани  режима устройства, а выход признака окончани  работы подключен к входу

   разрешени  счета счетчика и второму входу первого элемента И.

   Фиг. 2