SU1200271A1 - Устройство дл сопр жени ЭВМ с абонентами - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭВМ С АБОНЕНТАМИ, содержащее блок управлени , группа входов которого  вл етс  группой входов готовности абонентов устройства, а перва  группа ВЫХОДОВ соединена с группой адресных ВХОДОВ первого коммутатора, группа информационных входов которого  вл етс  группой информационных ВХОДОВ устройства, блок буферной пам ти, информационный выход которого  вл етс  информационным выходом устройства, и преобразова тель частоты , информационный и синхронизирунлций ВЫХОДЫ которого подключены соответственно к группам информационных и запросных ВХОДОВ блока буферной пам ти, отличающеес  тем, что, с целью повыше-ни  пропускной способности устройства , в Herd введено (М-1) коммутаторов и (М-1) преобразователей частоты, причем группы адресных и информационных входов i - го коммутатора (i 1, Н - 1) подключены соответственно к i-й группе выходов блока управлени , информационные ВЫХОДЫ (М-1) коммутаторов соединены соответственно с информационными и синхронизирующими входами соответствующих преобразователей частоты, информационные и синхронизирующие выходы которых соединены ,соответственно с группами информационных и запросных ВХОДОВ блока буферной пам ти, а тактовые входы  вл ютс  группой тактовых ВХОДОВ устройства, синхронизирующие ВХОД и ВЫХОД блока буферной пам ти  вл ютс  соответственно синхронизирующими ВХОДОМ и ВЫХОДОМ устройства, причем блок о € управлени  содержит М узлов готовности , при этом j-й (J 1, М) узел (Л готовности содержит N элементов И, N элементов НЕ и N групп последовательно соединенных элементов задержки по (j-l)-My элементу в каждой группе, причем информационные ВХОДЫ Е-х элементов И

Description

Изобретение относитс  к вычисли-, тельной технике и может быть использовано дл  передачи информации от медленно действующих устройств к быстродействующей ЭВМ.

Цель изобретени  - повьшгение пропускной способности устройства.

На фиг.1 представлена блок-схема предлагаемого устройства; на фиг.2 5 - функциональные схемы блока управлени , преобразовател  кода, блока буферной пам ти, коммутатораj на фиг. 6 - временна  диаграмма работы коммутатораJ на фиг. 7 и 8 - блоксхемы алгоритмов работы устройства: на фиг. 9 - временна  диаграмма работы преобразовател  кода.

Устройство (фиг.1) содержит блок 1 управлени , состо щий из узлов 2-4 (фиг.2), включающих элементы И 5, элементы НЕ 6 и элементы 7 задержки групп, коммутаторы 8, преобразователи 9 кода, состо щие из генератора 10 одиночных импульсов, счетчика 11 промежутка между синхроимпульсами, счетчика 12 синхроимпульсов, триггера 13 разрешени  записи кода, дешифратора 14 управл ющих сигналов и регистра 15 числа, блока 16 буферной пам ти, состо щего из узла 17 приоритета,элементов И 18, элементов ИЛИ 19, счетчика 20 адресов, пам ти 21 и дешифратора 22.

Устройство содержит также информационный выход 23, синхронизирующие выход 24 и вход 25, тактовый вход 26, группу информационных входов 27 и группу 7 входов 28 готовности устройства, синхронизирующие вход 29 и выход 30 и информационные вход 31 и выход 32 преобразовател  9 кодов (фиг.1-4).

Коммутатор 8 (фиг.5) содержит элементы 33 и 34 коммутации и демодул тор 35.

Устройство работает следующим образом.

Абоненты,имеющие информации дл  передачи в ЭВМ, выставл ют сигналы готовности на выход 28. Если число абонентов, выставивших сигналы готовности , равно или меньше числа М преобразователей 9, то блок 1 распредел ет эти абоненты за пр образовател ми 9.

Если число абонентов, выставивших сигналы готовности, превышает число М, то первые М абонентов (в пор дке поступлени  сигналов готовности ) закрепл ютс  за преобразовател ми 9, а остальные ожидают освобождени  преобразователей.

С выхода преобразователей 9 сообщени  поступают через блок 16 в ЭВМ.

На фиг. 5 изображена функциональна  схема коммутатора 8 при N 4. При большем N коммутаторы наращиваютс  параллельно. Информаци  от каждого абонента идет по двум проводам А и В парафазньм кодом. Элементы 33 и 34 коммутации подключают четыре входа А и четыре входа В на соответствующие выходы в зависимости от сигналов Готовность. С выходов элементов 33 и 34 коммутации идет двупол рньй код, который преобразуетс  демодул тором 35 в последовательный код и синхроимпульсы (фиг.6) .

Блок 16 буферной пам ти (фиг.4) работает следующим образом.

При заполнении кодом регистра 15 в одном из преобразователей 9 соот5 (Ветствующий дешифратор 14 выдает управл ющий сигнал, поступающий на один из входов узла 17 приоритета. На соответствующем выходе последнего по вд етс  сигнал,который разрешает через

Q элемент ИЛИ 19 запись в пам ть 21, прибавл ет единицу в счетчик 20, а также дает разрешение на прохождение кода через соответствующий элемент И 18. Далее код через элемент ИЛИ 19 записываетс  в пам ть 21 по соответствующему адресу. При заполнении пам ти 21 дешифратор 22 выдает по выходу 24 в ЭВМ сигнал заполнени  пам ти. По этому сигналу происходит приостановка вычислений ЭВМ, котора  затем выдает по входу 25 сигнал считывани  в виде пачки импульсов, разреша  считывание информации из пам ти 21, а также разрешает вычитание единицы из счетчика. 20 через врем , равное времени вьщачи одного слова. При обнулении счетчика 20 дешифратор 22 через выход 24 вьщает сигнал окончани  считывани , по которому прекращаютс  выдача импульсов считывани  и возврат ЭВМ из перерывани  дл  продолжени  вычислений.

Преобразователь 9 кодов (фиг.З) работает следующим образом.

Счетчик 11 считывает тактовые импульсы , поступающие из ЭВМ по входу 26, и сбрасываетс  синхроимпульсами. входа 29. В момент паузы между словами синхроимпульсы на входе 29 отсутствуют , поэтому значение счетчика It достигает величины, соответствз мцей паузе, ,и запускает, триггер 13. Запуск осуществл етс  по тактовому импульсу , поступающему из ЭВМ.Триггер 13 дает разрешение на работу счетчика 12, а также разрешает запись кода в регистр 15. Генератор 10 из длинных импульсов, имекнцих форму меандра , -формирует по тактовым импульсам , поступак цим из ЭВМ, одиночные короткие импульсы (фиг.9), по которым производитс  запись кода в регистр Т5. Дешифратор 14 в определенный момент времени, определ емый тактовым импульсом , поступакицим из ЭВМ, вьщает

импульсы сброса триггера 13 и счетчика 12, а также разрешает выдачу кода из регистра 15. Запись кода в регистр 15 идет по одиночным импульсам с частотой синхроимпульсов на входе 29, равной частоте работы абонентов (50 кГц). Вьздача кода из регистра 15 производитс  по тактовым импульсам, идущим из ЭВМ по входу 26 с частотой 3,2 мГц. Таким образом, преобразователь 9 кода преобразует частоту кода с 50 кГц в 3,2 мГц.

Таким образом,предлагаемое устройство-имеет более высокую пропускную рпособность за счет организации параллельного ввода от М абонентов.

Фмг.2

v|

Фиг. IfФиъ ,5

fc

сигнал ff ffAwf jafjucufo

фувозо npeof pasoffome

ffa

Ожидание

Claims (1)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭВМ С АБОНЕНТАМИ, содержащее блок управления, группа входов которого является группой входов готовности абонентов устройства, а первая группа выходов соединена с группой адресных входов первого коммутатора, группа информационных входов которого является группой информационных входов устройства, блок буферной памяти, информационный выход которого является информационным выходом устройства, и преобразователь частоты, информационный и синхронизирующий выходы которого подключены соответственно к группам информационных и запросных входов блока буферной памяти, отличающееся тем, что, с целью повышения пропускной способности устройства, в него введено (М-1) коммутаторов и (М-1) преобразователей частоты, причем группы адресных и информационных входов i - го коммутатора (i = 1, М - 1) подключены соответственно к i-й группе выходов блока управления, информационные выходы (М-1) коммутаторов соедйнены соответственно с информационными и синхронизирующими входами соответствующих преобразователей частоты, информационные и синхронизирующие выходы которых соединены .соответственно с группами информационных и запросных входов блока буферной памяти, а тактовые входы являются группой тактовых входов устройства, синхронизирующие вход и выход блока буферной памяти являются соответственно синхронизирующими входом и выходом устройства, причем блок' управления содержит М узлов готовности, при этом j—й (j = 1, М) узел готовности содержит N элементов И, N элементов НЕ и N групп последовательно соединенных элементов задержки по (j-l)-My элементу в каждой группе, причем информационные входы Е-х элементов И (1 = Ι,Ν) через соответствующую группу элементов задержки тех же узлов готовности соединены с f-м входом группы входов блока управления, выходы элементов И j-ro узла готовности являются j-й группой выходов блока управления, выход {-го элемента И j-ro узла готовности соединен через соответствующий элемент НЕ того же узла готовности с группой входов разрешения других элементов И того же узла готовности и с группами входов разрешения ί-x элементов И других узлов готовности.

   1200271 2