JPH0531360B2

JPH0531360B2 -

Info

Publication number: JPH0531360B2
Application number: JP18350887A
Authority: JP
Inventors: Shinichiro Hayano
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1987-07-24
Filing date: 1987-07-24
Publication date: 1993-05-12
Also published as: JPS6429090A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は広帯域時分割交換機における時分割多
重スイツチ回路網に関するものである。

〔従来の技術〕

従来のメモリスイツチを用いる時間スイツチで
は、複数のハイウエイ間の交換を行うためにはハ
イウエイ数とハイウエイ多重度に応じた容量をも
つメモリと、入出力部での多重化のための回路と
を必要とする。この問題を解決するため、ハイウ
エイ多重度分の容量をもつメモリをハイウエイ数
分マトリツクス状に配置することにより、多ハイ
ウエイにわたる高速交換を行うスイツチ回路網が
知られている。この従来技術によるスイツチ回路
網の構成に関しては、「高速処理可能な時間スイ
ツチLSIの低電力化の検討」電子通信学会昭和60
年度総合全国大会予稿集第２分冊179ページに記
載されている。

第２図には従来技術によるスイツチ回路網の構
成を示すブロツク図を示す。第２図に示す従来技
術によるスイツチ回路網は、カウンタ２３２と、
第１〜第４の入力がそれぞれ入力端子２５１，２
５２，２５３，２５４に、制御入力がカウンタ２
３２の出力に接続されたマルチプレクサ２０１
と、第１〜第４の入力がそれぞれ入力端子２６
１，２６２，２６３，２６４に、制御入力がカウ
ンタ２３２の出力に接続されたマルチプレクサ２
０２と、データ入力WDがマルチプレクサ２０１
の出力に、ライトアドレス入力WAがカウンタ２
３２の出力に接続された通話路メモリ２２１と、
アドレス入力がカウンタ２３２の出力に接続さ
れ、出力が通話路メモリ２２１のリードアドレス
入力RAに接続された制御メモリ２２３と、デー
タ入力WDがマルチプレクサ２０１の出力に、ラ
イトアドレス入力WAがカウンタ２３２の出力に
接続された通話路メモリ２１１と、アドレス入力
がカウンタ２３２の出力に接続され、出力が通話
路メモリ２１１のリードアドレス入力RAに接続
された制御メモリ２１３と、データ入力WDがマ
ルチプレクサ２０２の出力に、ライトアドレス入
力WAがカウンタ２３２の出力に接続された通話
路メモリ２４１と、アドレス入力がカウンタ２３
２の出力に接続され、出力が通話路メモリ２４１
のリードアドレス入力RAに接続された制御メモ
リ２４３と、データ入力WDがマルチプレクサ２
０２の出力に、ライトアドレス入力WAがカウン
タ２３２の出力に接続された通話路メモリ２３１
と、アドレス入力がカウンタ２３２の出力に接続
され、出力が通話路メモリ２３１のリードアドレ
ス入力RAに接続された制御メモリ２３３と、入
力が通話路メモリ２１１，２３１のリードデータ
出力RDに、制御入力がカウンタ２３２の出力に
接続され、第１〜第４の出力がそれぞれ出力端子
２７１，２７２，２７３，２７４に接続されたデ
マルチプレクサ２０３と、入力が通話路メモリ２
２１，２４１のリードデータ出力RDに、制御入
力がカウンタ２３２の出力に接続され、第１〜第
４の出力がそれぞれ出力端子２８１，２８２，２
８３，２８４に接続されたデマルチプレクサ２０
４とからなる。

第２図のスイツチ回路網において、入力端子２
５３を出力端子２７４へ接続する場合について説
明する。入力端子２５３には通話信号Ａが加えら
れているものとする。マルチプレクサ２０１は入
力端子２５３に入力された通話信号Ａを入力ハイ
ウエイ２０７のタイムスロツト３に多重化する。
タイムスロツト３ではカウンタ２３２は通話路メ
モリ２１１のライトアドレス入力WAに３を入力
し、通話メモリ２１１は入力ハイウエイ２０７上
の通話信号Ａをアドレス＃３に書き込む。また同
様にして通話メモリ２２１も入力ハイウエイ２０
７上の通話信号Ａをアドレス＃３に書き込む。

ここで、図示されていない制御系が制御メモリ
２１３のアドレス＃４には３を、制御メモリ２３
３のアドレス＃４には読み出し禁止コードＸを書
き込んでいるものとすると、タイムスロツト４で
は制御メモリ２１３，２３３はそれぞれアドレス
＃４の内容３、ならびに読み出し禁止コードＸを
出力し、これにより、通話路メモリ２１１はアド
レス＃３に記憶された通話信号Ａを出力ハイウエ
イ２０５に出力し、通話路メモリ２３１は出力ハ
イウエイ２０５への出力を禁止する。従つて、タ
イムスロツト４では通話路メモリ２１１と２３１
の出力が出力ハイウエイ２０５上で衝突すること
なく通話信号Ａが多重化される。デマルチプレク
サ２０３は出力ハイウエイ２０５上の通話信号Ａ
を分離し、出力端子２７４へ出力する。

また、通話路メモリ２２１のアドレス＃３にも
通話信号Ａが書き込まれるため、通話信号Ａを出
力端子２８１〜２８４に出力することも可能であ
り、この通話路全体で８×８の格子スイツチとし
て動作する。

〔発明が解決しようとする問題点〕

以上説明した従来技術によるスイツチ回路網
は、スイツチ回路網全体がカウンタ２３２に同期
して動作している。このため、信号が高速となつ
て配線による信号遅延が無視できなくなると、例
えばタイムスロツト３でマルチプレクサ２０１か
ら出力された通話信号が入力ハイウエイ２０７に
おいて生じる信号遅延によつて通話路メモリ２１
１に入力するライトアドレスWAとの間に位相差
を生じ、通話信号Ａが正しいアドレス３に書き込
まれなかつたり、出力ハイウエイ２０５で生じる
信号遅延により通話路メモリ２１１から出力され
た通話信号Ａと通話路メモリ２３１が出力禁止に
なつている時間に位相差が生じ、出力ハイウエイ
上の通話信号Ａが他の通話信号の干渉を受けると
いう欠点を有していた。

従つて、この第２図に示した従来技術によるス
イツチ回路網においては、信号速度が高くなり、
配線による信号遅延が無視できなくなると、例え
ば、各通話路メモリへ入力するハイウエイとライ
トアドレスの位相、通話路メモリ間の出力フレー
ム位相が一致するように、入力ハイウエイ、出力
ハイウエイ、クロツク配線による信号遅延を考慮
する必要があり、これが高速な通話信号を扱う時
分割多重スイツチ回路網を設計する際の大きな制
限要因となつていた。

本発明の目的は、このような問題点を解決した
時分割多重スイツチ回路網を提供することにあ
る。

〔問題点を解決するための手段〕

本発明の時分割多重スイツチ回路網は、複数の入力ハイウエイ、並びに、複数の出力ハ
イウエイ上の時分割多重信号にそれぞれフレーム
同期情報を付与する複数の回路と、データ入力が任意の前記入力ハイウエイに接続
され、データ出力が任意の前記出力ハイウエイに
接続された複数の時間スイツチとを備え、前記各時間スイツチは、データ入力が入力ハイウエイに接続され、デー
タ出力が出力ハイウエイに接続された通話路メモ
リと、入力ハイウエイ上の時分割多重信号に付与され
たフレーム同期情報によつてフレーム位相を検出
し、検出されたフレーム位相に入力タイムスロツ
ト毎に通話信号を書き込むアドレスを通話路メモ
リに対して与える第１の制御情報のフレーム位相
を一致させ、且つ入力ハイウエイ上の通話信号を
前記通話路メモリの前記第１の制御情報が示すア
ドレスに書き込む手段と、出力ハイウエイ上の時分割多重信号に付与され
たフレーム同期情報によつてフレーム位相を検出
し、検出されたフレーム位相に出力タイムスロツ
ト毎に通話信号を読み出すアドレスを通話路メモ
リに対して与える第２の制御情報のフレーム位相
を一致させ、且つ通話路メモリの前記第２の制御
情報が示すアドレスから通話信号を読み出し、出
力ハイウエイへ出力する手段とを有することを特
徴としている。

〔作用〕

本発明は複数の入力ハイウエイ、複数の出力ハ
イウエイ上の通話信号にそれぞれフレーム同期情
報を付与し、入力ハイウエイのフレーム同期情報
によりフレーム位相を検出して通話路メモリへの
書き込みアドレスのフレーム位相を制御し、さら
に出力ハイウエイのフレーム同期情報により出力
ハイウエイのフレーム位相を検出して通話路メモ
リからの読み出しアドレスのフレーム位相を制御
する。さらに、通話路メモリを単に位相変換スイ
ツチとして動作させるだけでなく、入出力ハイウ
エイ間のエラステイツクメモリとしても動作させ
る。

従つて、各通話路メモリに接続される入力ハイ
ウエイ、出力ハイウエイの配線遅延によらず、通
話路メモリへの入力ハイウエイのフレーム位相と
第１の制御情報のフレーム位相を一致させて通話
信号を通話路メモリの所望のアドレスに書き込む
ことができ、また、通話路メモリに入力する第２
の制御情報のフレーム位相と出力ハイウエイのフ
レーム位相を一致させて通話信号を出力ハイウエ
イの所望のタイムスロツトへ出力することができ
る。このため各入力ハイウエイ、出力ハイウエイ
の配線長を考慮して通路路を設計する必要がなく
なり、高速な時分割多重信号を交換する時分割多
重スイツチ回路網を容易に実現することができ
る。

〔実施例〕

以下に、図面を参照して本発明の実施例を説明
する。

第１図は本発明の実施例を示すブロツク図であ
る。第１図によれば、本発明の実施例は、フレー
ム同期信号発生回路１０１と、カウンタ１０６
と、第１の入力がフレーム同期信号発生回路１０
１の出力に、第２〜第４の入力がそれぞれ入力端
子１０２，１０３，１０４に、制御入力がカウン
タ１０６の出力に接続されたマルチプレクサ１０
０と、フレーム同期信号発生回路１１１と、カウ
ンタ１１６と、第１の入力がフレーム同期信号発
生回路１１１の出力に、第２〜第４の入力がそれ
ぞれ入力端子１１２，１１３，１１４に、制御入
力がカウンタ１１６の出力に接続されたマルチプ
レクサ１１０と、データ入力WDがマルチプレク
サ１００の出力に接続された時間スイツチ１２
０，１４０と、データ入力WDがマルチプレクサ
１１０の出力に接続された時間スイツチ１３０，
１５０と、出力が時間スイツチ１２０，１３０の
リードデータ出力RDに接続されたフレーム同期
信号発生回路１８０と、出力が時間スイツチ１４
０，１５０のリードデータ出力RDに接続された
フレーム同期信号発生回路１９０と、入力がフレ
ーム同期信号発生回路１８０の出力に接続された
フレーム同期回路１６５と、入力がフレーム同期
回路１６５の出力に接続されたカウンタ１６６
と、入力がフレーム同期信号発生回路１８０の出
力に、制御入力がカウンタ１６６の出力に接続さ
れ、第１〜第４の出力がそれぞれ出力端子１６
１，１６２，１６３，１６４に接続されたデマル
チプレクサ１６０と、入力がフレーム同期信号発
生回路１９０の出力に接続されたフレーム同期回
路１７５と、入力がフレーム同期回路１７５の出
力に接続されたカウンタ１７６と、入力がフレー
ム同期信号発生回路１９０の出力に、制御入力が
カウンタ１７６の出力に接続され、第１〜第４の
出力がそれぞれ出力端子１７１，１７２，１７
３，１７４に接続されたデマルチプレクサ１７０
とからなる。

さらに、時間スイツチ１２０は、入力がマルチ
プレクサ１００の出力に接続されたフレーム同期
回路１２１と、ライトリセツト入力WRがフレー
ム同期回路１２１の出力に接続されたカウンタ１
２４と、ライトデータ入力WDがマルチプレクサ
１００の出力に、ライトアドレス入力WAがカウ
ンタ１２４の出力に接続され、リードデータ出力
RDがフレーム同期信号発生回路１８０の出力に
接続された通話路メモリ１２３と、入力がフレー
ム同期信号発生回路１８０の出力に接続されたフ
レーム同期回路１２２と、リードリセツト入力
RRがフレーム同期回路１２２の出力に接続され
たカウンタ１２６と、アドレス入力がカウンタ１
２６の出力に接続され、出力が通話路メモリ１２
３のリードアドレス入力RAに接続された制御メ
モリ１２５とからなり、時間スイツチ１３０は、
入力がマルチプレクサ１１０の出力に接続された
フレーム同期回路１３１と、ライトリセツト入力
WRがフレーム同期回路１３１の出力に接続され
たカウンタ１３４と、ライトデータ入力WDがマ
ルチプレクサ１１０の出力に、ライトアドレス入
力WAがカウンタ１３４の出力に接続され、リー
ドデータ出力RDがフレーム同期信号発生回路１
８０の出力に接続された通話路メモリ１３３と、
入力がフレーム同期信号発生回路１８０の出力に
接続されたフレーム同期回路１３２と、リードリ
セツト入力RRがフレーム同期回路１３２の出力
に接続されたカウンタ１３６と、アドレス入力が
カウンタ１３６の出力に接続され、出力が通話路
メモリ１３３のリードアドレス入力RAに接続さ
れた制御メモリ１３５とからなる。時間スイツチ
１４０，１５０も時間スイツチ１２０，１３０と
同様に構成されている。

第１図の時分割多重スイツチ回路網において入
力端子１０３を出力端子１６４へ接続する場合に
ついて説明する。入力端子１０３には通話信号Ａ
が加えられているものとする。フレーム同期信号
発生回路１０１，１１１はフレーム同期信号F₁
を出力する。マルチプレクサ１００はカウンタ１
０６の出力によりハイウエイ１０５のタイムスロ
ツト１にフレーム同期信号F₁、タイムスロツト
３に通話信号Ａを多重化する。一方、マルチプレ
クサ１１０はカウンタ１１６の出力によりハイウ
エイ１１５のタイムスロツト１にフレーム同期信
号F₁を多重化する。時間スイツチ１２０のフレ
ーム同期回路１２１はハイウエイ１０５に多重化
されたフレーム同期信号F_Iのタイムスロツト位置
においてカウンタ１２４をリセツトする。これに
より、通話路メモリ１２３に入力するハイウエイ
１０５のフレーム位相と、ライトアドレスWAの
フレーム位相が一致するため、タイムスロツト３
でカウンタ１２４は３を出力し、通話信号Ａは通
話路メモリ１２３のアドレス＃３に書き込まれ
る。また同様にして通話信号Ａは時間スイツチ１
４０のアドレス＃３にも書き込まれる。

一方、フレーム同期信号発生回路１８０、なら
びに１９０は毎フレーム、それぞれハイウエイ１
８１，１９１にフレーム同期信号F₀を出力する。
また、第１図において図示されていない制御系が
時間スイツチ１２０の制御メモリ１２５のアドレ
ス＃４に３を、アドレス＃１に読み出し禁止コー
ドＸを、時間スイツチ１３０の制御メモリ１３５
のアドレス＃１、＃４に読み出し禁止コードＸを
書き込んでいるものとする。

時間スイツチ１２０のフレーム同期回路１２２
は、出力ハイウエイ１８１上のフレーム位相をフ
レーム同期信号F₀によつて検出し、フレーム同
期信号F₀が多重化されたタイムスロツトにおい
てカウンタ１２６をリセツトする。これにより、
通話路メモリ１２３に入力する制御信号のフレー
ム位相と出力ハイウエイのフレーム位相とが一致
する。このため、制御メモリ１２５は出力ハイウ
エイ１８１のタイムスロツト４にてアドレス＃４
に記憶している３を通話路メモリ１２３のリード
アドレス入力RAに出力し、通話路メモリ１２３
は通話信号Ａをハイウエイ１８１に出力する。ま
た、制御メモリ１２５はタイムスロツト１では通
話路メモリ１２３を読み出し禁止とするため、出
力ハイウエイ１８１上に多重化されているフレー
ム同期信号F₀が他の通話信号と衝突することは
ない。

また、時間スイツチ１３０のフレーム同期回路
１３２は、出力ハイウエイ１８１上のフレーム位
相をフレーム同期信号F₀によつて検出し、タイ
ムスロツト１においてカウンタ１３６をリセツト
する。これにより、通話路メモリ１３３に入力す
る制御信号のフレーム位相と出力ハイウエイのフ
レーム位相とが一致する。このため、制御メモリ
１３５はタイムスロツト１，４で通話路メモリ１
３３を読み出し禁止とするため、出力ハイウエイ
１８１上に多重化されているフレーム同期信号
F₀、通話信号Ａが他の通話信号を衝突すること
はない。

フレーム同期回路１６５は、出力ハイウエイ１
８１上のフレーム位相をフレーム同期信号F₀に
よつて検出し、フレーム同期信号F₀が多重化さ
れているタイムスロツトにおいてカウンタ１６６
をリセツトする。これにより、デマルチプレクサ
１６０に入力している制御信号と、出力ハイウエ
イ１８１のフレーム位相が一致する。このため、
デマルチプレクサ１６０は出力ハイウエイ１８１
のタイムスロツト４に多重化された通話信号Ａを
出力端子１６４に出力する。

また、時間スイツチ１４０のアドレス＃３にも
通話信号Ａが書き込まれているため、通話信号Ａ
をデマルチプレクサ１７０の出力端子１７１〜１
７４に出力することも可能であり、この通話路全
体で８×８の格子スイツチとして動作する。

以上説明したように本実施例によれば、入力ハ
イウエイ１０５，１１５上の時分割多重信号にフ
レーム同期信号F₁を付与し、時間スイツチ１２
０，１３０の入力ハイウエイ１０５，１１５のフ
レーム位相を検出し、入力ハイウエイ１０５，１
１５の位相に合わせてカウンタ１２４，１３４を
リセツトすることにより、通話路メモリ１２３，
１３３の入力ハイウエイ１０５，１１５のフレー
ム位相と、ライトアドレスWAのフレーム位相と
を一致させる。これにより、入力ハイウエイ１０
５，１１５による信号遅延とは無関係に正しいア
ドレスに通話信号を書き込むことができる。ま
た、出力ハイウエイ１８１，１９１の通話信号に
フレーム同期信号F₀を付与し、時間スイツチ１
２０，１３０に接続された出力ハイウエイ１８１
のフレーム位相を検出し、出力ハイウエイ１８１
の位相に合わせてカウンタ１２６，１３６をリセ
ツトすることにより、通話路メモリ１２３，１３
３に入力する制御信号のフレーム位相と出力ハイ
ウエイ１８１のフレーム位相とを一致させる。こ
れにより、出力ハイウエイ１８１，１９１による
信号遅延とも無関係に正しいタイムスロツトへ通
話信号を出力することができる。

さらに、通話路メモリ１２３，１３３を単に位
相変換スイツチとして動作させるだけでなく、入
出力ハイウエイ間のエラステイツクストアとして
も動作させる。これにより、入力ハイウエイ、出
力ハイウエイ間のフレーム位相差とは無関係に複
数ハイウエイにわたつて通話信号を時分割交換す
ることができる。

本実施例では、通話路メモリをシーケンシヤル
ライト、ランダムリードすることとして説明した
が、通話路メモリをランダムライト、シーケンシ
ヤルリードとしても同様に通話路を構成できる。

〔発明の効果〕

以上述べたように本発明によれば、入力ハイウ
エイ、出力ハイウエイの配線による遅延を考慮す
る必要がなく高速動作が可能な時分割多重スイツ
チ回路網が得られる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロツク図、第
２図は従来技術によるスイツチ回路網の構成を示
すブロツク図である。１２０，１３０，１４０，１５０……時間スイ
ツチ、１２３，１３３，２１１，２２１，２３
１，２４１……通話路メモリ、１２５，１３５，
２１３，２２３，２３３，２４３……制御メモ
リ、１０１，１１１，１８０，１９０……フレー
ム同期信号発生回路、１２１，１２２，１３１，
１３２，１４１，１４２，１５１，１５２，１６
５，１７５……フレーム同期回路。

Claims

【特許請求の範囲】１複数の入力ハイウエイ、並びに、複数の出力
ハイウエイ上の時分割多重信号にそれぞれフレー
ム同期情報を付与する複数の回路と、データ入力が任意の前記入力ハイウエイに接続
され、データ出力が任意の前記出力ハイウエイに
接続された複数の時間スイツチとを備え、前記各時間スイツチは、データ入力が入力ハイウエイに接続され、デー
タ出力が出力ハイウエイに接続された通話路メモ
リと、入力ハイウエイ上の時分割多重信号に付与され
たフレーム同期情報によつてフレーム位相を検出
し、検出されたフレーム位相に入力タイムスロツ
ト毎に通話信号を書き込むアドレスを通話路メモ
リに対して与える第１の制御情報のフレーム位相
を一致させ、且つ入力ハイウエイ上の通話信号を
前記通話路メモリの前記第１の制御情報が示すア
ドレスに書き込む手段と、出力ハイウエイ上の時分割多重信号に付与され
たフレーム同期情報によつてフレーム位相を検出
し、検出されたフレーム位相に出力タイムスロツ
ト毎に通話信号を読み出すアドレスを通話路メモ
リに対して与える第２の制御情報のフレーム位相
を一致させ、且つ通話路メモリの前記第２の制御
情報が示すアドレスから通話信号を読み出し、出
力ハイウエイへ出力する手段とを有することを特
徴とする時分割多重スイツチ回路網。