JPH082118B2 - 時分割通話路 - Google Patents
時分割通話路Info
- Publication number
- JPH082118B2 JPH082118B2 JP18350987A JP18350987A JPH082118B2 JP H082118 B2 JPH082118 B2 JP H082118B2 JP 18350987 A JP18350987 A JP 18350987A JP 18350987 A JP18350987 A JP 18350987A JP H082118 B2 JPH082118 B2 JP H082118B2
- Authority
- JP
- Japan
- Prior art keywords
- highway
- output
- input
- time
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は広帯域信号を交換する時分割交換方式、特に
時分割通話路に関するものである。
時分割通話路に関するものである。
従来、時分割通話路としては秋山著「近代通信工学」
（電気書院）307ページ〜309ページに記載のものが知ら
れている。第６図は従来技術を用いた時分割通話路の構
成を示すブロック図である。この時分割通話路は、第1,
第2,第3,第４の入力がそれぞれ端子301,302,303,304に
接続されたマルチプレクサ320と、入力がマルチプレク
サ320の出力に接続された時間スイッチ321と、第1,第2,
第3,第４の入力がそれぞれ端子305,306,307,308に接続
されたマルチプレクサ322と、入力がマルチプレクサ322
の出力に接続された時間スイッチ323と、第１の入力が
時間スイッチ321の出力に、第２の入力が時間スイッチ3
23の出力に接続された空間スイッチ340と、入力が空間
スイッチ340の第１の出力に接続された時間スイッチ341
と、入力が時間スイッチ341に接続され、第1,第2,第3,
第４の出力がそれぞれ端子309,310,311,312に接続され
たデマルチプレクサ342と、入力が空間スイッチ340の第
２の出力に接続された時間スイッチ343と、入力が時間
スイッチ341に接続され、第1,第2,第3,第４の出力がそ
れぞれ端子313,314,315,316に接続されたデマルチプレ
クサ344とからなる。空間スイッチ340はスイッチ素子
S1，S2，S3，S4によって構成され、それぞれ制御メモリ
360の出力端子C1，C2，C3，C4によって出力される制御
情報によって開閉が制御される。
（電気書院）307ページ〜309ページに記載のものが知ら
れている。第６図は従来技術を用いた時分割通話路の構
成を示すブロック図である。この時分割通話路は、第1,
第2,第3,第４の入力がそれぞれ端子301,302,303,304に
接続されたマルチプレクサ320と、入力がマルチプレク
サ320の出力に接続された時間スイッチ321と、第1,第2,
第3,第４の入力がそれぞれ端子305,306,307,308に接続
されたマルチプレクサ322と、入力がマルチプレクサ322
の出力に接続された時間スイッチ323と、第１の入力が
時間スイッチ321の出力に、第２の入力が時間スイッチ3
23の出力に接続された空間スイッチ340と、入力が空間
スイッチ340の第１の出力に接続された時間スイッチ341
と、入力が時間スイッチ341に接続され、第1,第2,第3,
第４の出力がそれぞれ端子309,310,311,312に接続され
たデマルチプレクサ342と、入力が空間スイッチ340の第
２の出力に接続された時間スイッチ343と、入力が時間
スイッチ341に接続され、第1,第2,第3,第４の出力がそ
れぞれ端子313,314,315,316に接続されたデマルチプレ
クサ344とからなる。空間スイッチ340はスイッチ素子
S1，S2，S3，S4によって構成され、それぞれ制御メモリ
360の出力端子C1，C2，C3，C4によって出力される制御
情報によって開閉が制御される。
このような時分割通話路において、マルチプレクサ32
0の端子301から入力された通話信号D1を、デマルチプレ
クサ344の端子313へ、マルチプレクサ322の端子307から
入力された通話信号D3をデマルチプレクサ342の端子311
へ出力する場合について説明する。
0の端子301から入力された通話信号D1を、デマルチプレ
クサ344の端子313へ、マルチプレクサ322の端子307から
入力された通話信号D3をデマルチプレクサ342の端子311
へ出力する場合について説明する。
マルチプレクサ320は、端子301,302,303,304から入力
された通話信号をハイウェイ350のタイムスロット０か
らタイムスロット３へ順次多重化していく。これにより
通話信号D1はタイムスロット０へ多重化される。時間ス
イッチ321は図示していない制御系の制御によりハイウ
ェイ350のタイムスロット０に多重化された通話信号D1
を位相変換し、例えばハイウェイ351のタイムスロット
１へ出力する。
された通話信号をハイウェイ350のタイムスロット０か
らタイムスロット３へ順次多重化していく。これにより
通話信号D1はタイムスロット０へ多重化される。時間ス
イッチ321は図示していない制御系の制御によりハイウ
ェイ350のタイムスロット０に多重化された通話信号D1
を位相変換し、例えばハイウェイ351のタイムスロット
１へ出力する。
一方、マルチプレクサ322はマルチプレクサ320と同様
に、端子307から入力された通話信号D3をハイウェイ352
のタイムスロット２へ出力する。時間スイッチ323は図
示していない制御系の制御によりハイウェイ352のタイ
ムスロット２に多重化された通話信号D3を位相変換し、
例えばハイウェイ353のタイムスロット１へ出力する。
一方、制御メモリ360は図示していない制御系の制御に
より各タイムスロットごとに出力端子C1，C2，C3，C4に
スイッチを閉じる状態を１とすると、制御メモリ360は
タイムスロット１において出力端子C1，C2，C3，C4に開
閉情報“1001"を出力する。これにより空間スイッチ340
はタイムスロット１においてスイッチS1，S4を閉じ、ハ
イウェイ351とハイウェイ356を、ハイウェイ353とハイ
ウェイ354をそれぞれ接続し、通話信号D1をハイウェイ3
56へ、通話信号D3をハイウェイ354へ出力する。時間ス
イッチ341は図示していない制御系の制御によりハイウ
ェイ354のタイムスロット１に多重化された通話信号D3
を位相変換し、ハイウェイ355のタイムスロット２へ出
力する。デマルチプレクサ342はハイウェイ355のタイム
スロット０からタイムスロット３に多重化された通話信
号を順次端子309,310,311,312へ出力する。これにより
通話信号D3は端子311へ出力される。時間スイッチ343は
図示していない制御系の制御によりハイウェイ356のタ
イムスロット１へ多重化された通話信号D1を位相変換
し、ハイウェイ357のタイムスロット０へ出力する。デ
マルチプレクサ344はデマルチプレクサ342と同様に、ハ
イウェイ357のタイムスロット０に多重化された通話信
号D1を端子313に出力する。
に、端子307から入力された通話信号D3をハイウェイ352
のタイムスロット２へ出力する。時間スイッチ323は図
示していない制御系の制御によりハイウェイ352のタイ
ムスロット２に多重化された通話信号D3を位相変換し、
例えばハイウェイ353のタイムスロット１へ出力する。
一方、制御メモリ360は図示していない制御系の制御に
より各タイムスロットごとに出力端子C1，C2，C3，C4に
スイッチを閉じる状態を１とすると、制御メモリ360は
タイムスロット１において出力端子C1，C2，C3，C4に開
閉情報“1001"を出力する。これにより空間スイッチ340
はタイムスロット１においてスイッチS1，S4を閉じ、ハ
イウェイ351とハイウェイ356を、ハイウェイ353とハイ
ウェイ354をそれぞれ接続し、通話信号D1をハイウェイ3
56へ、通話信号D3をハイウェイ354へ出力する。時間ス
イッチ341は図示していない制御系の制御によりハイウ
ェイ354のタイムスロット１に多重化された通話信号D3
を位相変換し、ハイウェイ355のタイムスロット２へ出
力する。デマルチプレクサ342はハイウェイ355のタイム
スロット０からタイムスロット３に多重化された通話信
号を順次端子309,310,311,312へ出力する。これにより
通話信号D3は端子311へ出力される。時間スイッチ343は
図示していない制御系の制御によりハイウェイ356のタ
イムスロット１へ多重化された通話信号D1を位相変換
し、ハイウェイ357のタイムスロット０へ出力する。デ
マルチプレクサ344はデマルチプレクサ342と同様に、ハ
イウェイ357のタイムスロット０に多重化された通話信
号D1を端子313に出力する。
以上説明したような従来技術を用いた時分割通話路に
おいて、空間スイッチ340はタイムスロットごとにスイ
ッチS1，S2，S3，S4を開閉する。従って空間スイッチ34
0に入力するハイウェイ351,353のフレーム位相は、空間
スイッチ340を開閉する出力端子C1，C2，C3，C4の制御
信号のフレーム位相は一致していなければならない。
おいて、空間スイッチ340はタイムスロットごとにスイ
ッチS1，S2，S3，S4を開閉する。従って空間スイッチ34
0に入力するハイウェイ351,353のフレーム位相は、空間
スイッチ340を開閉する出力端子C1，C2，C3，C4の制御
信号のフレーム位相は一致していなければならない。
しかしながら、信号速度が高速となり、配線による遅
延が無視できなくなった場合、ハイウェイ353の配線長
がハイウェイ351の配線長より短いとすると、時間スイ
ッチ321と時間スイッチ323から同時にタイムスロット１
の通話信号D1，D3が出力されたとしても、空間スイッチ
340の入力には通話信号D3の方が早く到着する。この様
な場合、通話信号D3が入力した時点では制御メモリ360
はまだタイムスロット０における開閉情報を出力してお
り、通話信号D3は所望のハイウェイに出力されない、従
って従来技術により高速時分割通話路を設計する際に
は、ハイウェイ351,353の配線長を等しく設計する必要
があるという欠点を有している。
延が無視できなくなった場合、ハイウェイ353の配線長
がハイウェイ351の配線長より短いとすると、時間スイ
ッチ321と時間スイッチ323から同時にタイムスロット１
の通話信号D1，D3が出力されたとしても、空間スイッチ
340の入力には通話信号D3の方が早く到着する。この様
な場合、通話信号D3が入力した時点では制御メモリ360
はまだタイムスロット０における開閉情報を出力してお
り、通話信号D3は所望のハイウェイに出力されない、従
って従来技術により高速時分割通話路を設計する際に
は、ハイウェイ351,353の配線長を等しく設計する必要
があるという欠点を有している。
さらに、第６図に示した時分割通話路の時分割多重信
号の多重度は、時分割通話路に使用するLSIの動作速度
で制限される。このため、従来技術による時分割通話路
では収容回線数を増加させる場合、空間スイッチのマト
リックスサイズを大きくしなければならない。一例とし
て、通話信号速度が32Mbpsで、時分割通話路に使用する
LDIの動作速度が1.024GHzであると、多重度は32とな
る。従って、例えば１万回線を収容する時分割通話路を
作るためにはマトリックスサイズ320×320の空間スイッ
チが必要となる。しかし、このように高速で動作しマト
リックスサイズの大きな空間スイッチを実現するのは極
めて困難である。
号の多重度は、時分割通話路に使用するLSIの動作速度
で制限される。このため、従来技術による時分割通話路
では収容回線数を増加させる場合、空間スイッチのマト
リックスサイズを大きくしなければならない。一例とし
て、通話信号速度が32Mbpsで、時分割通話路に使用する
LDIの動作速度が1.024GHzであると、多重度は32とな
る。従って、例えば１万回線を収容する時分割通話路を
作るためにはマトリックスサイズ320×320の空間スイッ
チが必要となる。しかし、このように高速で動作しマト
リックスサイズの大きな空間スイッチを実現するのは極
めて困難である。
本発明の目的は、以上のような問題点を解決した時分
割通話路を提供することにある。
割通話路を提供することにある。
本発明の時分割通話路は、格子状に配列された複数の
入力ハイウェイおよび複数の出力ハイウェイと、入力ハ
イウェイと出力ハイウェイとの各交点に配置され、デー
タ入力が前記入力ハイウェイに接続され、データ出力が
前記出力ハイウェイに接続された時間スイッチとからそ
れぞれがなる複数の基本スイッチと、 一の基本スイッチの出力ハイウェイを他の基本スイッ
チの入力ハイウェイに接続する複数のハイウェイと、 前記各出力ハイウェイおよび初段の基本スイッチの各
入力ハイウェイの始点に接続され、前記各入力、出力ハ
イウェイ上の時分割多重信号にフレーム同期信号を付与
する複数のフレーム同期信号発生回路とを備え、 前記各時間スイッチは、 データ入力が入力ハイウェイに接続され、データ出力が
出力ハイウェイに接続された通話路メモリと、 入力ハイウェイ上の時分割多重信号に付与されたフレ
ーム同期情報によってフレーム位相を検出し、検出され
たフレーム位相に入力タイムスロット毎に通話信号を書
き込むアドレスを前記通話路メモリに対して与える第１
の制御情報のフレーム位相を一致させ、且つ各タイムス
ロット毎に入力ハイウェイ上の通話信号を前記第１の制
御情報が示す前記通話路メモリのアドレスに書き込む手
段と、 出力ハイウェイ上の時分割多重信号に付与されたフレ
ーム同期情報によってフレーム位相を検出し、検出され
たフレーム位相に出力タイムスロット毎に通話信号を読
み出すアドレスを前記通話路メモリに対して与える第２
の制御情報のフレーム位相を一致させ、且つ各タイムス
ロット毎に前記第２の制御情報が示す前記通話路メモリ
のアドレスから通話信号を読み出し、出力ハイウェイへ
出力する手段とを有することを特徴としている。
入力ハイウェイおよび複数の出力ハイウェイと、入力ハ
イウェイと出力ハイウェイとの各交点に配置され、デー
タ入力が前記入力ハイウェイに接続され、データ出力が
前記出力ハイウェイに接続された時間スイッチとからそ
れぞれがなる複数の基本スイッチと、 一の基本スイッチの出力ハイウェイを他の基本スイッ
チの入力ハイウェイに接続する複数のハイウェイと、 前記各出力ハイウェイおよび初段の基本スイッチの各
入力ハイウェイの始点に接続され、前記各入力、出力ハ
イウェイ上の時分割多重信号にフレーム同期信号を付与
する複数のフレーム同期信号発生回路とを備え、 前記各時間スイッチは、 データ入力が入力ハイウェイに接続され、データ出力が
出力ハイウェイに接続された通話路メモリと、 入力ハイウェイ上の時分割多重信号に付与されたフレ
ーム同期情報によってフレーム位相を検出し、検出され
たフレーム位相に入力タイムスロット毎に通話信号を書
き込むアドレスを前記通話路メモリに対して与える第１
の制御情報のフレーム位相を一致させ、且つ各タイムス
ロット毎に入力ハイウェイ上の通話信号を前記第１の制
御情報が示す前記通話路メモリのアドレスに書き込む手
段と、 出力ハイウェイ上の時分割多重信号に付与されたフレ
ーム同期情報によってフレーム位相を検出し、検出され
たフレーム位相に出力タイムスロット毎に通話信号を読
み出すアドレスを前記通話路メモリに対して与える第２
の制御情報のフレーム位相を一致させ、且つ各タイムス
ロット毎に前記第２の制御情報が示す前記通話路メモリ
のアドレスから通話信号を読み出し、出力ハイウェイへ
出力する手段とを有することを特徴としている。
本発明の時分割通話路においては、入力ハイウェイと
出力ハイウェイを格子状に配置し、入力ハイウェイと出
力ハイウェイの各交点に時間スイッチを配置した時分割
通話路を基本スイッチとし、各基本スイッチ間をハイウ
ェイで結ぶことにより、リンク接続時分割通話路、ジャ
ンクタ接続時分割通話路が構成される。この時分割通話
路の各入出力ハイウェイにはさらにフレーム同期信号が
加えられ、各時間スイッチは入力ハイウェイ上のフレー
ム同期信号によりフレーム同期をとりつつ通話信号を書
き込み、出力ハイウェイ上のフレーム同期信号によりフ
レーム同期をとりつつ制御情報に応じて通話信号を読み
出すことにより、通話信号の位相変化を行う。
出力ハイウェイを格子状に配置し、入力ハイウェイと出
力ハイウェイの各交点に時間スイッチを配置した時分割
通話路を基本スイッチとし、各基本スイッチ間をハイウ
ェイで結ぶことにより、リンク接続時分割通話路、ジャ
ンクタ接続時分割通話路が構成される。この時分割通話
路の各入出力ハイウェイにはさらにフレーム同期信号が
加えられ、各時間スイッチは入力ハイウェイ上のフレー
ム同期信号によりフレーム同期をとりつつ通話信号を書
き込み、出力ハイウェイ上のフレーム同期信号によりフ
レーム同期をとりつつ制御情報に応じて通話信号を読み
出すことにより、通話信号の位相変化を行う。
これにより、各時間スイッチは単に位相変換スイッチ
として動作するだけでなく、入出力ハイウェイ間のフレ
ーム位相差を吸収するためのエラスティックメモリとし
ても動作する。
として動作するだけでなく、入出力ハイウェイ間のフレ
ーム位相差を吸収するためのエラスティックメモリとし
ても動作する。
以下に図面を参照して本発明の実施例を説明する。
第１図は本発明の第１の実施例を示すブロック図であ
る。第１図によれば、本発明の第１の実施例は、フレー
ム同期信号発生回路110,111,112,113と、第１の入力が
フレーム同期信号発生回路110の出力に、第２〜第４の
入力がそれぞれ入力端子135,136,137に制御されたマル
チプレクサ126と、第１の入力がフレーム同期信号発生
回路111の出力に、第２〜第４の入力がそれぞれ入力端
子138,139,140に接続されたマルチプレクサ127と、第１
の入力がフレーム同期信号発生回路112の出力に、第２
〜第４の入力がそれぞれ入力端子141,142,143に接続さ
れたマルチプレクサ128と、第１の入力がフレーム同期
信号発生回路113の出力に、第２〜第４の入力がそれぞ
れ入力端子144,145,146に接続されたマルチプレクサ129
と、フレーム同期信号発生回路114,115,116,117と、第
1,第２のハイウェイ入力端子がマルチプレクサ126,127
の出力に、第1,第２のフレーム同期信号入力端子がフレ
ーム同期信号発生回路114,115の出力にそれぞれ接続さ
れた基本スイッチ170と、第1,第２のハイウェイ入力端
子がマルチプレクサ128,129の出力に、第1,第２のフレ
ーム同期信号入力端子がフレーム同期信号発生回路116,
117の出力にそれぞれ接続された基本スイッチ180と、フ
レーム同期信号発生回路118,119,120,121と、第1,第２
のハイウェイ入力端子がそれぞれ基本スイッチ170,180
の第１のハイウェイ出力端子に、第1,第２のフレーム同
期信号入力端子がフレーム同期信号発生回路118,119の
出力にそれぞれ接続された基本スイッチ175と、第1,第
２のハイウェイ入力端子がそれぞれ基本スイッチ170,18
0の第２のハイウェイ出力端子に、第1,第２のフレーム
同期信号入力端子がフレーム同期信号発生回路120,121
の出力にそれぞれ接続された基本スイッチ185と、入力
が基本スイッチ175の第１のハイウェイ出力端子に接続
され、第１〜第４の出力がそれぞれ出力端子147,148,14
9,150に接続されたデマルチプレクサ130と、入力が基本
スイッチ175の第２のハイウェイ出力端子に接続され、
第１〜第４の出力がそれぞれ出力端子151,152,153,154
に接続されたデマルチプレクサ131と、入力が基本スイ
ッチ185の第１のハイウェイ出力端子に接続され、第１
〜第４の出力がそれぞれ出力端子155,156,157,158に接
続されたデマルチプレクサ132と、入力が基本スイッチ1
85の第２のハイウェイ出力端子に接続され、第１〜第４
の出力がそれぞれ出力端子159,160,161,162に接続され
たデマルチプレクサ133とからなる。
る。第１図によれば、本発明の第１の実施例は、フレー
ム同期信号発生回路110,111,112,113と、第１の入力が
フレーム同期信号発生回路110の出力に、第２〜第４の
入力がそれぞれ入力端子135,136,137に制御されたマル
チプレクサ126と、第１の入力がフレーム同期信号発生
回路111の出力に、第２〜第４の入力がそれぞれ入力端
子138,139,140に接続されたマルチプレクサ127と、第１
の入力がフレーム同期信号発生回路112の出力に、第２
〜第４の入力がそれぞれ入力端子141,142,143に接続さ
れたマルチプレクサ128と、第１の入力がフレーム同期
信号発生回路113の出力に、第２〜第４の入力がそれぞ
れ入力端子144,145,146に接続されたマルチプレクサ129
と、フレーム同期信号発生回路114,115,116,117と、第
1,第２のハイウェイ入力端子がマルチプレクサ126,127
の出力に、第1,第２のフレーム同期信号入力端子がフレ
ーム同期信号発生回路114,115の出力にそれぞれ接続さ
れた基本スイッチ170と、第1,第２のハイウェイ入力端
子がマルチプレクサ128,129の出力に、第1,第２のフレ
ーム同期信号入力端子がフレーム同期信号発生回路116,
117の出力にそれぞれ接続された基本スイッチ180と、フ
レーム同期信号発生回路118,119,120,121と、第1,第２
のハイウェイ入力端子がそれぞれ基本スイッチ170,180
の第１のハイウェイ出力端子に、第1,第２のフレーム同
期信号入力端子がフレーム同期信号発生回路118,119の
出力にそれぞれ接続された基本スイッチ175と、第1,第
２のハイウェイ入力端子がそれぞれ基本スイッチ170,18
0の第２のハイウェイ出力端子に、第1,第２のフレーム
同期信号入力端子がフレーム同期信号発生回路120,121
の出力にそれぞれ接続された基本スイッチ185と、入力
が基本スイッチ175の第１のハイウェイ出力端子に接続
され、第１〜第４の出力がそれぞれ出力端子147,148,14
9,150に接続されたデマルチプレクサ130と、入力が基本
スイッチ175の第２のハイウェイ出力端子に接続され、
第１〜第４の出力がそれぞれ出力端子151,152,153,154
に接続されたデマルチプレクサ131と、入力が基本スイ
ッチ185の第１のハイウェイ出力端子に接続され、第１
〜第４の出力がそれぞれ出力端子155,156,157,158に接
続されたデマルチプレクサ132と、入力が基本スイッチ1
85の第２のハイウェイ出力端子に接続され、第１〜第４
の出力がそれぞれ出力端子159,160,161,162に接続され
たデマルチプレクサ133とからなる。
さらに、基本スイッチ170は、第1,第２のハイウェイ
入力端子に接続されたハイウェイ1001,1002と、第1,第
２のフレーム同期信号入力端子と第1,第２のハイウェイ
出力端子をそれぞれ結ぶハイウェイ1003,1004と、入力
がハイウェイ1001に接続され、出力がハイウェイ1003に
接続された時間スイッチ171と、入力がハイウェイ1002
に接続され、出力がハイウェイ1003に接続された時間ス
イッチ173と、入力がハイウェイ1001に接続され、出力
がハイウェイ1004に接続された時間スイッチ172と、入
力がハイウェイ1002に接続され、出力がハイウェイ1004
に接続された時間スイッチ174とからなる。
入力端子に接続されたハイウェイ1001,1002と、第1,第
２のフレーム同期信号入力端子と第1,第２のハイウェイ
出力端子をそれぞれ結ぶハイウェイ1003,1004と、入力
がハイウェイ1001に接続され、出力がハイウェイ1003に
接続された時間スイッチ171と、入力がハイウェイ1002
に接続され、出力がハイウェイ1003に接続された時間ス
イッチ173と、入力がハイウェイ1001に接続され、出力
がハイウェイ1004に接続された時間スイッチ172と、入
力がハイウェイ1002に接続され、出力がハイウェイ1004
に接続された時間スイッチ174とからなる。
また、基本スイッチ170と同様に、基本スイッチ180
は、ハイウェイ1021〜1024と、時間スイッチ181〜184か
らなり、基本スイッチ175は、ハイウェイ1011〜1014
と、時間スイッチ176〜179からなり、基本スイッチ185
は、ハイウェイ1031〜1034と、時間スイッチ186〜189か
らなる。
は、ハイウェイ1021〜1024と、時間スイッチ181〜184か
らなり、基本スイッチ175は、ハイウェイ1011〜1014
と、時間スイッチ176〜179からなり、基本スイッチ185
は、ハイウェイ1031〜1034と、時間スイッチ186〜189か
らなる。
第１図の時分割通話路において、入力端子136に加え
られた通話信号Ａを出力端子158へ出力する場合につい
て説明する。フレーム同期信号発生回路110は周期的に
フレーム同期信号Ｓを発生し、マルチプレクサ126はこ
のフレーム同期信号Ｓをハイウェイ1001上に出力すると
ともに、入力端子136に加えられた通話信号Ａをタイム
スロット２へ多重化する。一方、フレーム同期信号発生
回路114,115はそれぞれハイウェイ1003,1004上に周期的
にフレーム同期信号Ｓを出力する。
られた通話信号Ａを出力端子158へ出力する場合につい
て説明する。フレーム同期信号発生回路110は周期的に
フレーム同期信号Ｓを発生し、マルチプレクサ126はこ
のフレーム同期信号Ｓをハイウェイ1001上に出力すると
ともに、入力端子136に加えられた通話信号Ａをタイム
スロット２へ多重化する。一方、フレーム同期信号発生
回路114,115はそれぞれハイウェイ1003,1004上に周期的
にフレーム同期信号Ｓを出力する。
第２図は、第１図に示す時間スイッチ171の具体例を
示すブロック図である。この時間スイッチ171は、入力
がハイウェイ1001に接続されたフレーム同期回路221
と、ライトリセット入力WRがフレーム同期回路221の出
力に接続されたカウンタ224と、ライトデータ入力WDが
ハイウェイ1001に、ライトアドレス入力WAがカウンタ22
4の出力に接続され、リードデータ出力RDがハイウェイ1
003に接続された通話路メモリ223と、入力がハイウェイ
1003に接続されたフレーム同期回路222と、リードリセ
ット入力RRがフレーム同期回路222の出力に接続された
カウンタ226と、ライトアドレス入力WAがカウンタ226の
出力に接続され、出力が通話路メモリ223のリードアド
レス入力RAに接続された制御メモリ225とからなる。
示すブロック図である。この時間スイッチ171は、入力
がハイウェイ1001に接続されたフレーム同期回路221
と、ライトリセット入力WRがフレーム同期回路221の出
力に接続されたカウンタ224と、ライトデータ入力WDが
ハイウェイ1001に、ライトアドレス入力WAがカウンタ22
4の出力に接続され、リードデータ出力RDがハイウェイ1
003に接続された通話路メモリ223と、入力がハイウェイ
1003に接続されたフレーム同期回路222と、リードリセ
ット入力RRがフレーム同期回路222の出力に接続された
カウンタ226と、ライトアドレス入力WAがカウンタ226の
出力に接続され、出力が通話路メモリ223のリードアド
レス入力RAに接続された制御メモリ225とからなる。
この時間スイッチ171によれば、フレーム同期回路221
はハイウェイ1001上のフレーム同期信号Ｓによって同期
をとり、フレーム同期信号Ｓの時刻においてカウンタ22
4をリセットする。これにより、カウンタ224の出力位相
をハイウェイ1001の時分割多重信号のフレーム位相に同
期させることができ、これにより通話信号Ａはタイムス
ロット２の時刻で通話路メモリ223のアドレス＃２に書
き込まれる。
はハイウェイ1001上のフレーム同期信号Ｓによって同期
をとり、フレーム同期信号Ｓの時刻においてカウンタ22
4をリセットする。これにより、カウンタ224の出力位相
をハイウェイ1001の時分割多重信号のフレーム位相に同
期させることができ、これにより通話信号Ａはタイムス
ロット２の時刻で通話路メモリ223のアドレス＃２に書
き込まれる。
一方、フレーム同期回路222は、ハイウェイ1003上の
フレーム同期信号Ｓによって同期をとり、フレーム同期
信号Ｓの時刻においてカウンタ226をリセットする。さ
らに、カウンタ226の出力は制御メモリ225のアドレス入
力WAに加えられ、これによりハイウェイ1003上の時分割
多重信号のフレーム位相に制御メモリ225から出力され
る制御情報のフレーム位相を同期させる。ここで、図示
していない制御系が制御メモリ225のアドレス＃０に読
み出し禁止コードＸを、アドレス＃１に２を書き込む
と、制御メモリ225はハイウェイ1003上のフレーム同期
信号Ｓの時刻にてアドレス＃０に記憶している禁止コー
ドＸを出力し、通話路メモリ223はハイウェイ1003への
出力を停止する。また、制御メモリ225は出力ハイウェ
イ1003上のタイムスロット１の時刻にてアドレス＃１に
記憶している２を出力し、さらに、通話路メモリ223は
アドレス＃２に記憶している通話信号Ａをハイウェイ10
03に出力する。
フレーム同期信号Ｓによって同期をとり、フレーム同期
信号Ｓの時刻においてカウンタ226をリセットする。さ
らに、カウンタ226の出力は制御メモリ225のアドレス入
力WAに加えられ、これによりハイウェイ1003上の時分割
多重信号のフレーム位相に制御メモリ225から出力され
る制御情報のフレーム位相を同期させる。ここで、図示
していない制御系が制御メモリ225のアドレス＃０に読
み出し禁止コードＸを、アドレス＃１に２を書き込む
と、制御メモリ225はハイウェイ1003上のフレーム同期
信号Ｓの時刻にてアドレス＃０に記憶している禁止コー
ドＸを出力し、通話路メモリ223はハイウェイ1003への
出力を停止する。また、制御メモリ225は出力ハイウェ
イ1003上のタイムスロット１の時刻にてアドレス＃１に
記憶している２を出力し、さらに、通話路メモリ223は
アドレス＃２に記憶している通話信号Ａをハイウェイ10
03に出力する。
なお、ここでは時間スイッチ171を代表的に説明した
が、その他の時間スイッチも同様の構成を有している。
が、その他の時間スイッチも同様の構成を有している。
以上のようにして第１図に示す時間スイッチ171,172
はそれぞれ、入力ハイウェイ1001上の通話信号Ａをアド
レス２へ記憶し、時間スイッチ171は、通話信号Ａをハ
イウェイ1003上のタイムスロット１へ出力する。
はそれぞれ、入力ハイウェイ1001上の通話信号Ａをアド
レス２へ記憶し、時間スイッチ171は、通話信号Ａをハ
イウェイ1003上のタイムスロット１へ出力する。
このようにして、基本スイッチ170の第２のハイウェ
イ出力端子から出力された時分割多重信号は、基本スイ
ッチ185の第１のハイウェイ入力端子に加えられる。基
本スイッチ185を構成する時間スイッチ186,187はさらに
ハイウェイ1031上のタイムスロット１に多重化された通
話信号Ａをアドレス１に記憶し、時間スイッチ187は制
御情報に応じてハイウェイ1034上のタイムスロット３へ
通話信号Ａを出力する。マルチプレクサ132は、ハイウ
ェイ1034に得られた時分割多重信号を分離し、通話信号
Ａを出力端子158へ出力する。
イ出力端子から出力された時分割多重信号は、基本スイ
ッチ185の第１のハイウェイ入力端子に加えられる。基
本スイッチ185を構成する時間スイッチ186,187はさらに
ハイウェイ1031上のタイムスロット１に多重化された通
話信号Ａをアドレス１に記憶し、時間スイッチ187は制
御情報に応じてハイウェイ1034上のタイムスロット３へ
通話信号Ａを出力する。マルチプレクサ132は、ハイウ
ェイ1034に得られた時分割多重信号を分離し、通話信号
Ａを出力端子158へ出力する。
第３図は第１図に示す時分割通話路の空間分割型等価
回路を示す。第１図に示す基本スイッチ170,175,180,18
5はそれぞれ６×６の格子スイッチ31,32,33,34で表すこ
とができる。第３図に示す空間分割型等価回路は格子ス
イッチ31,32からなる一次スイッチと、格子スイッチ33,
34からなる二次スイッチの間を３重リンク接続した構成
となっている。
回路を示す。第１図に示す基本スイッチ170,175,180,18
5はそれぞれ６×６の格子スイッチ31,32,33,34で表すこ
とができる。第３図に示す空間分割型等価回路は格子ス
イッチ31,32からなる一次スイッチと、格子スイッチ33,
34からなる二次スイッチの間を３重リンク接続した構成
となっている。
第１図に示した本発明の第１の実施例においては、入
力ハイウェイ1001,1002と出力ハイウェイ1003,1004を格
子上に配置し、入出力ハイウェイの各交点に時間スイッ
チ171〜174を配置することにより基本スイッチ170を構
成し、さらにこの基本スイッチをハイウェイによって結
ぶことにより２段リンク時分割通話路を構成するととも
に、各入出力ハイウェイにフレーム同期信号Ｓを付与し
ている。これにより、時間スイッチ171〜174、176〜17
9、181〜184、186〜189は入力ハイウェイ上のフレーム
同期信号Ｓによりフレーム同期をとりつつ通話信号を記
憶し、出力ハイウェイ上のフレーム同期信号Ｓによりフ
レーム同期をとりつつ制御情報に応じて通話信号を出力
する。これにより、第１図に示した各時間スイッチは単
に位相変換スイッチとして動作するだけでなく、入出力
ハイウェイ間の位相差を吸収するエラスティックストア
としても動作するため、設計の際に配線による信号の遅
延を考慮することなく高速動作が可能な時分割通話路を
構成できる。さらに、マトリックスサイズの大きな空間
スイッチを用いることなく収容回線数の大きな時分割通
話路を構成することができる。
力ハイウェイ1001,1002と出力ハイウェイ1003,1004を格
子上に配置し、入出力ハイウェイの各交点に時間スイッ
チ171〜174を配置することにより基本スイッチ170を構
成し、さらにこの基本スイッチをハイウェイによって結
ぶことにより２段リンク時分割通話路を構成するととも
に、各入出力ハイウェイにフレーム同期信号Ｓを付与し
ている。これにより、時間スイッチ171〜174、176〜17
9、181〜184、186〜189は入力ハイウェイ上のフレーム
同期信号Ｓによりフレーム同期をとりつつ通話信号を記
憶し、出力ハイウェイ上のフレーム同期信号Ｓによりフ
レーム同期をとりつつ制御情報に応じて通話信号を出力
する。これにより、第１図に示した各時間スイッチは単
に位相変換スイッチとして動作するだけでなく、入出力
ハイウェイ間の位相差を吸収するエラスティックストア
としても動作するため、設計の際に配線による信号の遅
延を考慮することなく高速動作が可能な時分割通話路を
構成できる。さらに、マトリックスサイズの大きな空間
スイッチを用いることなく収容回線数の大きな時分割通
話路を構成することができる。
第１図および第２図に示した第１の実施例では、通話
路メモリ223への書込みをカウンタ224の出力に応じて行
い、読出しを制御メモリ225から出力される制御情報に
応じて行うこととして説明したが、通話路メモリ223へ
の書込みを制御メモリから出力される制御情報に応じて
行い、読出しをカウンタの出力に応じて行うこととして
も同様に時分割通話路を構成できる。
路メモリ223への書込みをカウンタ224の出力に応じて行
い、読出しを制御メモリ225から出力される制御情報に
応じて行うこととして説明したが、通話路メモリ223へ
の書込みを制御メモリから出力される制御情報に応じて
行い、読出しをカウンタの出力に応じて行うこととして
も同様に時分割通話路を構成できる。
第４図は本発明の第２の実施例を示すブロック図であ
る。本実施例は時分割通話路の収容回線数を増やすた
め、第１の実施例で説明した２段リンク時分割通話路を
基本フレームとしてジャンクタ制御時分割通話路を構成
したものである。すなわち、基本スイッチフレーム400,
440からなる一次スイッチフレームと、基本スイッチフ
レーム420,460とからなる二次スイッチフレームとの間
をハイウェイによってジャンクタ接続することにより構
成されている。また、基本スイッチフレーム400は、同
期信号発生回路114〜121と、基本スイッチ170,175,180,
185をハイウェイで結んだ２段リンク時分割通話路から
なる。同様に、基本スイッチフレーム420は同期信号発
生回路412〜428と、基本スイッチ430〜433からなり、基
本スイッチフレーム440は同期信号発生回路441〜448
と、基本スイッチ450〜453からなり、基本スイッチフレ
ーム460は同期信号発生回路461〜468と、基本スイッチ4
70〜473からなる。さらに、基本スイッチフレーム400の
ハイウェイ入力にはマルチプレクサ126,127,472,473の
出力が接続されており、基本スイッチフレーム440のハ
イウェイ入力にはマルチプレクサ474〜477の出力が接続
されている。また、基本スイッチフレーム420のハイウ
ェイ出力にはデマルチプレクサ130,131,480,481が接続
されており、基本スイッチフレーム460のハイウェイ出
力にはデマルチプレクサ482〜485が接続されている。さ
らに、フレーム同期信号発生回路110,111,488〜493はそ
れぞれマルチプレクサ126,127,472〜477の入力に接続さ
れている。
る。本実施例は時分割通話路の収容回線数を増やすた
め、第１の実施例で説明した２段リンク時分割通話路を
基本フレームとしてジャンクタ制御時分割通話路を構成
したものである。すなわち、基本スイッチフレーム400,
440からなる一次スイッチフレームと、基本スイッチフ
レーム420,460とからなる二次スイッチフレームとの間
をハイウェイによってジャンクタ接続することにより構
成されている。また、基本スイッチフレーム400は、同
期信号発生回路114〜121と、基本スイッチ170,175,180,
185をハイウェイで結んだ２段リンク時分割通話路から
なる。同様に、基本スイッチフレーム420は同期信号発
生回路412〜428と、基本スイッチ430〜433からなり、基
本スイッチフレーム440は同期信号発生回路441〜448
と、基本スイッチ450〜453からなり、基本スイッチフレ
ーム460は同期信号発生回路461〜468と、基本スイッチ4
70〜473からなる。さらに、基本スイッチフレーム400の
ハイウェイ入力にはマルチプレクサ126,127,472,473の
出力が接続されており、基本スイッチフレーム440のハ
イウェイ入力にはマルチプレクサ474〜477の出力が接続
されている。また、基本スイッチフレーム420のハイウ
ェイ出力にはデマルチプレクサ130,131,480,481が接続
されており、基本スイッチフレーム460のハイウェイ出
力にはデマルチプレクサ482〜485が接続されている。さ
らに、フレーム同期信号発生回路110,111,488〜493はそ
れぞれマルチプレクサ126,127,472〜477の入力に接続さ
れている。
第５図は第４図に示す時分割通話路の空間分割型等価
回路である。第４図に示す基本スイッチ170,175,180,18
5,450〜453,430〜433,470〜473は、それぞれ６×６の格
子スイッチ501〜516で表すことができる。第５図に示す
空間分割型等価回路は、基本スイッチフレーム520,522
からなる一次スイッチフレームと、基本スイッチフレー
ム521,523からなる二次スイッチフレームの間を、秋山
著「近代通信工学」（電気書院）259ページに記載され
ている３重ジャンクタ接続法により接続した構成となっ
ている。
回路である。第４図に示す基本スイッチ170,175,180,18
5,450〜453,430〜433,470〜473は、それぞれ６×６の格
子スイッチ501〜516で表すことができる。第５図に示す
空間分割型等価回路は、基本スイッチフレーム520,522
からなる一次スイッチフレームと、基本スイッチフレー
ム521,523からなる二次スイッチフレームの間を、秋山
著「近代通信工学」（電気書院）259ページに記載され
ている３重ジャンクタ接続法により接続した構成となっ
ている。
以上述べたように、第４図に示した本実施例の第２の
実施例においては、第１図に示した２段リンク時分割通
話路により構成された基本フレーム400,420,440,460に
よりジャンクタ接続時分割通話路を構成し、等価的に３
重ジャンクタ接続空間分割通話路を実現している。これ
により、大きな収容回線数の高速時分割通話路を構成す
ることができる。
実施例においては、第１図に示した２段リンク時分割通
話路により構成された基本フレーム400,420,440,460に
よりジャンクタ接続時分割通話路を構成し、等価的に３
重ジャンクタ接続空間分割通話路を実現している。これ
により、大きな収容回線数の高速時分割通話路を構成す
ることができる。
以上述べたように本発明によれば、設計の際に配線に
よる信号遅延を考慮する必要がなく、高速動作が可能な
時分割通話路を構成することができる。またマトリック
スサイズの大きな空間スイッチを用いることなく収容回
線数の大きな時分割通話路を構成することができる。
よる信号遅延を考慮する必要がなく、高速動作が可能な
時分割通話路を構成することができる。またマトリック
スサイズの大きな空間スイッチを用いることなく収容回
線数の大きな時分割通話路を構成することができる。
第１図は本発明の第１の実施例を示すブロック図、 第２図は第１図に示す時間スイッチの構成を示すブロッ
ク図、 第３図は第１図に示す第１の実施例の空間分割型等価回
路、 第４図は本発明の第２の実施例を示すブロック図、 第５図は第２図に示す第２の実施例の空間分割型等価回
路、 第６図は従来技術による通話路の構成を示すブロック図
である。 171〜174,176〜179,181〜184,186〜189,321,323,341,35
7……時間スイッチ 110〜121,488〜493,421〜428,441〜448,461〜468……フ
レーム同期信号発生回路 170,175,180,185,430〜433,450〜453,470〜473……基本
スイッチ 223……通話メモリ 225,350……制御メモリ 221,222……フレーム同期回路 340……空間スイッチ 31〜34,501〜516……６×６格子スイッチ 520〜523……基本スイッチフレーム
ク図、 第３図は第１図に示す第１の実施例の空間分割型等価回
路、 第４図は本発明の第２の実施例を示すブロック図、 第５図は第２図に示す第２の実施例の空間分割型等価回
路、 第６図は従来技術による通話路の構成を示すブロック図
である。 171〜174,176〜179,181〜184,186〜189,321,323,341,35
7……時間スイッチ 110〜121,488〜493,421〜428,441〜448,461〜468……フ
レーム同期信号発生回路 170,175,180,185,430〜433,450〜453,470〜473……基本
スイッチ 223……通話メモリ 225,350……制御メモリ 221,222……フレーム同期回路 340……空間スイッチ 31〜34,501〜516……６×６格子スイッチ 520〜523……基本スイッチフレーム
Claims (1)
- 【請求項１】格子状に配列された複数の入力ハイウェイ
および複数の出力ハイウェイと、入力ハイウェイと出力
ハイウェイとの各交点に配置され、データ入力が前記入
力ハイウェイに接続され、データ出力が前記出力ハイウ
ェイに接続された時間スイッチとからそれぞれがなる複
数の基本スイッチと、 一の基本スイッチの出力ハイウェイを他の基本スイッチ
の入力ハイウェイに接続する複数のハイウェイと、 前記各出力ハイウェイおよび初段の基本スイッチの各入
力ハイウェイの始点に接続され、前記各入力、出力ハイ
ウェイ上の時分割多重信号にフレーム同期信号を付与す
る複数のフレーム同期信号発生回路とを備え、 前記各時間スイッチは、 データ入力が入力ハイウェイに接続され、データ出力が
出力ハイウェイに接続された通話路メモリと、 入力ハイウェイ上の時分割多重信号に付与されたフレー
ム同期情報によってフレーム位相を検出し、検出された
フレーム位相に入力タイムスロット毎に通話信号を書き
込むアドレスを前記通話路メモリに対して与える第１の
制御情報のフレーム位相を一致させ、且つ各タイムスロ
ット毎に入力ハイウェイ上の通話信号を前記第１の制御
情報が示す前記通話路メモリのアドレスに書き込む手段
と、 出力ハイウェイ上の時分割多重信号に付与されたフレー
ム同期情報によってフレーム位相を検出し、検出された
フレーム位相に出力タイムスロット毎に通話信号を読み
出すアドレスを前記通話路メモリに対して与える第２の
制御情報のフレーム位相を一致させ、且つ各タイムスロ
ット毎に前記第２の制御情報が示す前記通話路メモリの
アドレスから通話信号を読み出し、出力ハイウェイへ出
力する手段とを有することを特徴とする時分割通話路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18350987A JPH082118B2 (ja) | 1987-07-24 | 1987-07-24 | 時分割通話路 |
| US07/222,259 US4903259A (en) | 1987-07-24 | 1988-07-21 | Time-division multiplex switching network |
| CA000572699A CA1299274C (en) | 1987-07-24 | 1988-07-21 | Time-division multiplex switching network |
| DE3855358T DE3855358T2 (de) | 1987-07-24 | 1988-07-22 | Zeitmultiplexkoppelfeld |
| DE3856504T DE3856504T2 (de) | 1987-07-24 | 1988-07-22 | Zeitmultiplex-Schaltnetz mit Vielfachzugriff und Zeitschalter |
| EP94114465A EP0634880B1 (en) | 1987-07-24 | 1988-07-22 | Time-division multiplex switching network and time switch |
| EP88111853A EP0300492B1 (en) | 1987-07-24 | 1988-07-22 | Time-division multiplex switching network |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18350987A JPH082118B2 (ja) | 1987-07-24 | 1987-07-24 | 時分割通話路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6429091A JPS6429091A (en) | 1989-01-31 |
| JPH082118B2 true JPH082118B2 (ja) | 1996-01-10 |
Family
ID=16137082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18350987A Expired - Lifetime JPH082118B2 (ja) | 1987-07-24 | 1987-07-24 | 時分割通話路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH082118B2 (ja) |
-
1987
- 1987-07-24 JP JP18350987A patent/JPH082118B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6429091A (en) | 1989-01-31 |
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