JPS6159596B2 - - Google Patents
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- JPS6159596B2 JPS6159596B2 JP9589179A JP9589179A JPS6159596B2 JP S6159596 B2 JPS6159596 B2 JP S6159596B2 JP 9589179 A JP9589179 A JP 9589179A JP 9589179 A JP9589179 A JP 9589179A JP S6159596 B2 JPS6159596 B2 JP S6159596B2
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- Japan
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- time
- switch
- circuit
- time division
- output
- Prior art date
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- 230000005236 sound signal Effects 0.000 description 34
- 230000015654 memory Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
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- 230000006870 function Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル時分割交換機の時分割スイ
ツチに関する。
ツチに関する。
従来のデイジタル時分割交換機は回線容量、特
に最大回線容量に対応して時分割スイツチの構成
（段数）が固定的に定められていた。これは言い
かえると時分割スイツチの増設単位でもあるハイ
ウエイの最大数に対応して時分割スイツチの所要
段数が定められているのが普通であつた。このた
めハイウエイの数が少ない場合にも常に定められ
た段数で時分割スイツチを構成する必要があり、
不経済であつた。
に最大回線容量に対応して時分割スイツチの構成
（段数）が固定的に定められていた。これは言い
かえると時分割スイツチの増設単位でもあるハイ
ウエイの最大数に対応して時分割スイツチの所要
段数が定められているのが普通であつた。このた
めハイウエイの数が少ない場合にも常に定められ
た段数で時分割スイツチを構成する必要があり、
不経済であつた。
本発明の目的は上記の欠点を改良するために、
収容回線が少ないすなわち時分割スイツチのハイ
ウエイ数が少ない場合は時間スイツチ−時間スイ
ツチの２段構成からなり、ハイウエイ数が増えた
場合に容易に時間スイツチ−空間スイツチ−時間
スイツチの３段構成に拡張可能な時分割スイツチ
を提供することにある。
収容回線が少ないすなわち時分割スイツチのハイ
ウエイ数が少ない場合は時間スイツチ−時間スイ
ツチの２段構成からなり、ハイウエイ数が増えた
場合に容易に時間スイツチ−空間スイツチ−時間
スイツチの３段構成に拡張可能な時分割スイツチ
を提供することにある。
本発明によればスイツチの第１段と最終段に時
間スイツチを有するデイジタル時分割交換機にお
いて、第１段の時間スイツチに２組の通話信号出
力端子と、該２組の出力端子のいずれか一方にの
み通話信号を出力する出力選択回路と、通話信号
出力の各タイムスロツト毎に該２組の通話信号出
力のいずれに出力するかの制御情報を前記出力選
択回路に与える出力選択制御回路を設け、最終段
の時間スイツチに２組の通話信号入力端子と、該
２組の通話信号入力の論理和をとり結果を時間ス
イツチに与えるオアゲート回路を設けることによ
り、該時分割スイツチのハイウエイが２以下の場
合は各ハイウエイ毎に第１段の時間スイツチの通
話信号出力端子の１組を自ハイウエイの最終段時
間スイツチの一方の入力に接続し、第１段の時間
スイツチの通話信号出力の他の１組を他ハイウエ
イの最終段時分割スイツチの１組の入力端子に接
続し、接続経路に従つて第１段の通話信号出力の
各タイムスロツト毎に前記選択制御回路から前記
出力選択回路に対して自ハイウエイは他ハイウエ
イのいずれの最終段時間スイツチに通話信号を出
力すべきかを指定することにより時間スイツチ−
時間スイツチの２段時分割スイツチの構成が可能
となり、該時分割スイツチのハイウエイが３以上
の場合は各ハイウエイ毎に第１段の時間スイツチ
の通話信号出力端子の１組を次段に設けられた空
間スイツチの該ハイウエイに対応する通話信号入
力端子に接続し、該空間スイツチの該ハイウエイ
に対応する通話信号出力端子を該ハイウエイの最
終段時間スイツチの１組の通話信号入力端子に接
続すると共に該ハイウエイの第１段の時間スイツ
チの他の１組の通話信号出力端子と最終段の他の
１組の通話信号入力端子を接続し、かつ第１段の
時間スイツチの選択制御回路より出力選択回路に
対し全タイムスロツトについて前記次段空間スイ
ツチの通話信号入力端子に接続された該時間スイ
ツチの通話信号出力端子にのみ信号出力を指定す
ることにより時間スイツチ−空間スイツチ−時間
スイツチの３段スイツチ構成が可能となる。
間スイツチを有するデイジタル時分割交換機にお
いて、第１段の時間スイツチに２組の通話信号出
力端子と、該２組の出力端子のいずれか一方にの
み通話信号を出力する出力選択回路と、通話信号
出力の各タイムスロツト毎に該２組の通話信号出
力のいずれに出力するかの制御情報を前記出力選
択回路に与える出力選択制御回路を設け、最終段
の時間スイツチに２組の通話信号入力端子と、該
２組の通話信号入力の論理和をとり結果を時間ス
イツチに与えるオアゲート回路を設けることによ
り、該時分割スイツチのハイウエイが２以下の場
合は各ハイウエイ毎に第１段の時間スイツチの通
話信号出力端子の１組を自ハイウエイの最終段時
間スイツチの一方の入力に接続し、第１段の時間
スイツチの通話信号出力の他の１組を他ハイウエ
イの最終段時分割スイツチの１組の入力端子に接
続し、接続経路に従つて第１段の通話信号出力の
各タイムスロツト毎に前記選択制御回路から前記
出力選択回路に対して自ハイウエイは他ハイウエ
イのいずれの最終段時間スイツチに通話信号を出
力すべきかを指定することにより時間スイツチ−
時間スイツチの２段時分割スイツチの構成が可能
となり、該時分割スイツチのハイウエイが３以上
の場合は各ハイウエイ毎に第１段の時間スイツチ
の通話信号出力端子の１組を次段に設けられた空
間スイツチの該ハイウエイに対応する通話信号入
力端子に接続し、該空間スイツチの該ハイウエイ
に対応する通話信号出力端子を該ハイウエイの最
終段時間スイツチの１組の通話信号入力端子に接
続すると共に該ハイウエイの第１段の時間スイツ
チの他の１組の通話信号出力端子と最終段の他の
１組の通話信号入力端子を接続し、かつ第１段の
時間スイツチの選択制御回路より出力選択回路に
対し全タイムスロツトについて前記次段空間スイ
ツチの通話信号入力端子に接続された該時間スイ
ツチの通話信号出力端子にのみ信号出力を指定す
ることにより時間スイツチ−空間スイツチ−時間
スイツチの３段スイツチ構成が可能となる。
以下図面を用いて本発明の実施例を説明する。
第１図は時分割スイツチが２ハイウエイの場合に
おける本発明の実施例の主要部の回路である。各
ハイウエイのタイムスロツト数はｎ＋１であり、
ハイウエイ内では音声信号はｌビツトの並列信号
として送られるものとする。第１図において、
TSW００，TSW０１はそれぞれハイウエイ０
（HW０）、ハイウエイ１（HW１）の１段目の時
間スイツチである。１段目スイツチTSW００，
TSW０１はそれぞれｎ＋１語のメモリからなる
音声信号記憶回路MS００，MS０１、ｎ＋１語の
メモリからなる通話保持回路PM００，PM０１、
通話信号出力を制御する出力選択回路SG００，
SG０１及びSG１０，SG１１、ｎ＋１語のメモリ
からなる出力選択制御回路SM００，SM０１と該
出力選択制御回路SM００及びSM０１の出力の逆
論理をそれぞれ出力選択回路SG００，SG０１に
与えるインバータ回路IV０，IV１からなる。１
段目時間スイツチTSW００の音声信号記憶回路
MS００には通話信号入力IS０，IS１のタイムス
ロツトに同期して信号線１００から書込みアドレ
ス信号が送られ、音声信号記憶回路SM００の０
番地には通話信号入力IS０のタイムスロツト０の
音声信号FD００が、ｉ番地にはタイムスロツト
ｉの音声信号FD０ｉが書込まれる。一方通話保
持回路PM００の各番地は１段目時間スイツチ
TSW００の通話信号出力側のタイムスロツト０
〜ｎに対応しており、番地ｊには該出力側タイム
スロツトｊに読出すべき音声信号記憶回路MS０
０の番地が格納されている。通話保持回路PM０
０には前記出力側タイムスロツトに同期して信号
線２０から読出アドレス信号が与えられ、該読出
アドレス信号により通話保持回路PM００から読
出された情報は音声信号記憶回路MS００に与え
られ、該情報で指定される番地の音声信号が読出
される。出力選択制御回路MS００の各番地は時
間スイツチTSW００の通話信号出力側のタイム
スロツト０〜ｎに対応しており、該出力側タイム
スロツト毎に出力選択回路SG００，SG０１のい
ずれを選ぶべきかの情報が格納されている。該出
力選択制御回路SM００には前記通話保持回路PM
００と同様出力側タイムスロツトに同期して信号
線２００から読出アドレス信号が与えられ、該読
出アドレス信号により出力選択制御回路SM００
から読出された情報はゲート信号として出力選択
回路SG０１に、またインバータ回路IV０を通し
て出力選択回路SG００に与えられる。出力選択
回路SG００及びSG０１は音声信号出力回路SM
００のｌビツトの信号出力対応にアンドゲート回
路が設けられており、ゲート信号として論理レベ
ル１が与えられたときにゲートがひらき、ゲート
信号として論理レベル０が与えられるとゲートは
閉じる。１段目時間スイツチTSW０１の各構成
回路は時間スイツチTSW００の対応する構成回
路と同一の機能を有する。第１図において、
TSW１０，TSW１１はそれぞれハイウエイ０
（HW０）、ハイウエイ１（HW１）の最終段時間
スイツチである。時間スイツチTSW１０，TSW
１１はそれぞれｎ＋１語のメモリからなる音声信
号記憶回路MS１０，MS１１、ｎ＋１語のメモリ
からなる通話保持回路PM１０，PM１１及びオア
ゲート回路OG０，OG１から構成される。時間ス
イツチTSW１０の音声信号記憶回路MS１０及び
オアゲート回路OG０を介して前段のスイツチか
らｎ＋１のタイムスロツトからなるｌビツトの音
声信号が送られて来ており、また該音声信号記憶
回路MS１０には信号線３００から前記タイムス
ロツトに同期した書込アドレス信号が送られ、音
声信号記憶回路MS１０の０番地には該音声信号
入力のタイムスロツト０の音声信号が、ｊ番地に
はタイムスロツトｊの音声信号入力が書込まれ
る。一方通話保持回路PM１０の各番地は該時間
スイツチTSW１０の音声信号出力OS０のタイム
スロツト０〜ｎに対応しており、番地ｋには該出
力側タイムスロツトｋに読出すべき音声信号記憶
回路MS１０の番地が格納されている。通話保持
回路PM１０には前記音声信号出力OS０のタイム
スロツトに同期して信号線４００から読出アドレ
ス信号が与えられ、該読出アドレス信号により通
話保持回路PM１０から読出された情報は音声信
号記憶回路MS００に与えられ、該情報で指定さ
れる音声信号記憶回路の番地の音声信号が音声信
号出力OS０に読出される。オアゲート回路OG０
には２組の１ビツト音声信号入力に対応してオア
ゲート回路が設けられており、該入力の各ビツト
毎に２組の信号入力の論理和がとられ、通話保持
回路MS１０に送込まれる。時間スイツチTSW１
１の各構成回路は時間スイツチTSW１０の対応
する構成回路と同一の機能を有する。第１図にお
いて、ハイウエイ０の時間スイツチTSW００の
出力選択回路SG００の出力端子はハイウエイ０
の時間スイツチTSW１０の入力オアゲート回路
OG０の一方の入力端子に接続されており、出力
選択回路SG０１の出力端子はハイウエイ１の時
間スイツチTSW１１の時間スイツチTSW１１の
入力オアゲート回路OG１の一方の入力端子に接
続されている。またハイウエイ１の時間スイツチ
TSW０１の出力選択回路SG１０の出力端子はハ
イウエイ０の時間スイツチTSW１０の入力オア
ゲート回路OG０の他の一方の入力端子に接続さ
れており、出力選択回路SG１１の出力端子はハ
イウエイ１の時間スイツチTSW１１の入力オア
ゲート回路OG１の他の一方の入力端子に接続さ
れている。１例としてハイウエイ０のTSW００
の音声信号入力IS０のタイムスロツトｉの音声信
号を１段目の２段目の時間スイツチ間のタイムス
ロツトｊを用いてハイウエイ０の時間スイツチ
TSW１０の音声信号出力OS０のタイムスロツト
ｋに送出する場合の時分割スイツチの動作につい
て説明する。本実施例においては時間スイツチ
TSW００の通話保持回路PM００のｊ番地にタイ
ムスロツト情報ｉを書込み、出力選択制御回路
SM００のｊ番地にゲート指定情報“０”を書込
む。一方方ハイウエイ１の時間スイツチTSW０
１の出力選択制御回路SM０１のｊ番地にゲート
指定情報“１”を書込む。更にハイウエイ０の時
間スイツチTSW１０の通話保持回路PM１０のｋ
番地にタイムスロツト情報ｊを書込む。以上の動
作により時間スイツチTSW００音声信号記憶回
路MS００のｉ番地に書込まれた通話信号入力IS
０のタイムスロツトｉの通話情報は時間スイツチ
TSWの音声信号出力のタイムスロツトｊで読出
される。このとき出力選択制御回路SM００から
出力選択回路SG０１にはゲート信号“０”が、
また出力選択回路SG００にはインバータ回路IV
０によつてゲート信号“１”が与えられ、時間ス
イツチTSW００の音声信号出力は時間スイツチ
TSW１０にのみ与えられ、時間スイツチTSW０
０から時間スイツチTSW１１への音声信号とし
て“０”レベルが与えられる。同様に時間スイツ
チTSW０１においては、出力側タイムスロツト
ｊにおいては出力選択回路SG１０には出力選択
制御回路SM０１よりインバータ回路IV１を介し
てゲート信号“０”が加えられるため該出力選択
回路１０から時間スイツチTSW１０への音声信
号として“０”レベルが与えられる。従つて時間
スイツチTSW１０の入力タイムスロツトｊにお
いてはオアゲート回路OG０で時間スイツチTSW
００の音声信号出力のみが有効になり、該音声信
号は音声信号記憶回路MS１０のｊ番地に書込ま
れ通話保持回路PM１０のｋ番地の内容により音
声信号出力OS０のタイムスロツトｋに読出され
る。時間スイツチTSW００の音声信号出力のタ
イムスロツトｊにおける信号を時間スイツチ
TSW１１に送りたい場合は出力選択制御回路MS
００のｊ番地にゲート指示情報“１”を、出力選
択制御回路SM０１のｊ番地にゲート指定情報
“０”を書込むことにより、前記例と同様にオア
ゲート回路OG１では入力タイムスロツトｊにお
いて時間スイツチTSW００の出力が有効とな
る。
第１図は時分割スイツチが２ハイウエイの場合に
おける本発明の実施例の主要部の回路である。各
ハイウエイのタイムスロツト数はｎ＋１であり、
ハイウエイ内では音声信号はｌビツトの並列信号
として送られるものとする。第１図において、
TSW００，TSW０１はそれぞれハイウエイ０
（HW０）、ハイウエイ１（HW１）の１段目の時
間スイツチである。１段目スイツチTSW００，
TSW０１はそれぞれｎ＋１語のメモリからなる
音声信号記憶回路MS００，MS０１、ｎ＋１語の
メモリからなる通話保持回路PM００，PM０１、
通話信号出力を制御する出力選択回路SG００，
SG０１及びSG１０，SG１１、ｎ＋１語のメモリ
からなる出力選択制御回路SM００，SM０１と該
出力選択制御回路SM００及びSM０１の出力の逆
論理をそれぞれ出力選択回路SG００，SG０１に
与えるインバータ回路IV０，IV１からなる。１
段目時間スイツチTSW００の音声信号記憶回路
MS００には通話信号入力IS０，IS１のタイムス
ロツトに同期して信号線１００から書込みアドレ
ス信号が送られ、音声信号記憶回路SM００の０
番地には通話信号入力IS０のタイムスロツト０の
音声信号FD００が、ｉ番地にはタイムスロツト
ｉの音声信号FD０ｉが書込まれる。一方通話保
持回路PM００の各番地は１段目時間スイツチ
TSW００の通話信号出力側のタイムスロツト０
〜ｎに対応しており、番地ｊには該出力側タイム
スロツトｊに読出すべき音声信号記憶回路MS０
０の番地が格納されている。通話保持回路PM０
０には前記出力側タイムスロツトに同期して信号
線２０から読出アドレス信号が与えられ、該読出
アドレス信号により通話保持回路PM００から読
出された情報は音声信号記憶回路MS００に与え
られ、該情報で指定される番地の音声信号が読出
される。出力選択制御回路MS００の各番地は時
間スイツチTSW００の通話信号出力側のタイム
スロツト０〜ｎに対応しており、該出力側タイム
スロツト毎に出力選択回路SG００，SG０１のい
ずれを選ぶべきかの情報が格納されている。該出
力選択制御回路SM００には前記通話保持回路PM
００と同様出力側タイムスロツトに同期して信号
線２００から読出アドレス信号が与えられ、該読
出アドレス信号により出力選択制御回路SM００
から読出された情報はゲート信号として出力選択
回路SG０１に、またインバータ回路IV０を通し
て出力選択回路SG００に与えられる。出力選択
回路SG００及びSG０１は音声信号出力回路SM
００のｌビツトの信号出力対応にアンドゲート回
路が設けられており、ゲート信号として論理レベ
ル１が与えられたときにゲートがひらき、ゲート
信号として論理レベル０が与えられるとゲートは
閉じる。１段目時間スイツチTSW０１の各構成
回路は時間スイツチTSW００の対応する構成回
路と同一の機能を有する。第１図において、
TSW１０，TSW１１はそれぞれハイウエイ０
（HW０）、ハイウエイ１（HW１）の最終段時間
スイツチである。時間スイツチTSW１０，TSW
１１はそれぞれｎ＋１語のメモリからなる音声信
号記憶回路MS１０，MS１１、ｎ＋１語のメモリ
からなる通話保持回路PM１０，PM１１及びオア
ゲート回路OG０，OG１から構成される。時間ス
イツチTSW１０の音声信号記憶回路MS１０及び
オアゲート回路OG０を介して前段のスイツチか
らｎ＋１のタイムスロツトからなるｌビツトの音
声信号が送られて来ており、また該音声信号記憶
回路MS１０には信号線３００から前記タイムス
ロツトに同期した書込アドレス信号が送られ、音
声信号記憶回路MS１０の０番地には該音声信号
入力のタイムスロツト０の音声信号が、ｊ番地に
はタイムスロツトｊの音声信号入力が書込まれ
る。一方通話保持回路PM１０の各番地は該時間
スイツチTSW１０の音声信号出力OS０のタイム
スロツト０〜ｎに対応しており、番地ｋには該出
力側タイムスロツトｋに読出すべき音声信号記憶
回路MS１０の番地が格納されている。通話保持
回路PM１０には前記音声信号出力OS０のタイム
スロツトに同期して信号線４００から読出アドレ
ス信号が与えられ、該読出アドレス信号により通
話保持回路PM１０から読出された情報は音声信
号記憶回路MS００に与えられ、該情報で指定さ
れる音声信号記憶回路の番地の音声信号が音声信
号出力OS０に読出される。オアゲート回路OG０
には２組の１ビツト音声信号入力に対応してオア
ゲート回路が設けられており、該入力の各ビツト
毎に２組の信号入力の論理和がとられ、通話保持
回路MS１０に送込まれる。時間スイツチTSW１
１の各構成回路は時間スイツチTSW１０の対応
する構成回路と同一の機能を有する。第１図にお
いて、ハイウエイ０の時間スイツチTSW００の
出力選択回路SG００の出力端子はハイウエイ０
の時間スイツチTSW１０の入力オアゲート回路
OG０の一方の入力端子に接続されており、出力
選択回路SG０１の出力端子はハイウエイ１の時
間スイツチTSW１１の時間スイツチTSW１１の
入力オアゲート回路OG１の一方の入力端子に接
続されている。またハイウエイ１の時間スイツチ
TSW０１の出力選択回路SG１０の出力端子はハ
イウエイ０の時間スイツチTSW１０の入力オア
ゲート回路OG０の他の一方の入力端子に接続さ
れており、出力選択回路SG１１の出力端子はハ
イウエイ１の時間スイツチTSW１１の入力オア
ゲート回路OG１の他の一方の入力端子に接続さ
れている。１例としてハイウエイ０のTSW００
の音声信号入力IS０のタイムスロツトｉの音声信
号を１段目の２段目の時間スイツチ間のタイムス
ロツトｊを用いてハイウエイ０の時間スイツチ
TSW１０の音声信号出力OS０のタイムスロツト
ｋに送出する場合の時分割スイツチの動作につい
て説明する。本実施例においては時間スイツチ
TSW００の通話保持回路PM００のｊ番地にタイ
ムスロツト情報ｉを書込み、出力選択制御回路
SM００のｊ番地にゲート指定情報“０”を書込
む。一方方ハイウエイ１の時間スイツチTSW０
１の出力選択制御回路SM０１のｊ番地にゲート
指定情報“１”を書込む。更にハイウエイ０の時
間スイツチTSW１０の通話保持回路PM１０のｋ
番地にタイムスロツト情報ｊを書込む。以上の動
作により時間スイツチTSW００音声信号記憶回
路MS００のｉ番地に書込まれた通話信号入力IS
０のタイムスロツトｉの通話情報は時間スイツチ
TSWの音声信号出力のタイムスロツトｊで読出
される。このとき出力選択制御回路SM００から
出力選択回路SG０１にはゲート信号“０”が、
また出力選択回路SG００にはインバータ回路IV
０によつてゲート信号“１”が与えられ、時間ス
イツチTSW００の音声信号出力は時間スイツチ
TSW１０にのみ与えられ、時間スイツチTSW０
０から時間スイツチTSW１１への音声信号とし
て“０”レベルが与えられる。同様に時間スイツ
チTSW０１においては、出力側タイムスロツト
ｊにおいては出力選択回路SG１０には出力選択
制御回路SM０１よりインバータ回路IV１を介し
てゲート信号“０”が加えられるため該出力選択
回路１０から時間スイツチTSW１０への音声信
号として“０”レベルが与えられる。従つて時間
スイツチTSW１０の入力タイムスロツトｊにお
いてはオアゲート回路OG０で時間スイツチTSW
００の音声信号出力のみが有効になり、該音声信
号は音声信号記憶回路MS１０のｊ番地に書込ま
れ通話保持回路PM１０のｋ番地の内容により音
声信号出力OS０のタイムスロツトｋに読出され
る。時間スイツチTSW００の音声信号出力のタ
イムスロツトｊにおける信号を時間スイツチ
TSW１１に送りたい場合は出力選択制御回路MS
００のｊ番地にゲート指示情報“１”を、出力選
択制御回路SM０１のｊ番地にゲート指定情報
“０”を書込むことにより、前記例と同様にオア
ゲート回路OG１では入力タイムスロツトｊにお
いて時間スイツチTSW００の出力が有効とな
る。
第２図はハイウエイ数がｍ＋１（但しｍ≧２）
の場合の本発明の実施例の主要部の回路図であ
る。第２図においては各ハイウエイ毎に時間スイ
ツチと時間スイツチの間に空間スイツチが設けら
れている。すなわち通常の時間スイツチ−空間ス
イツチ−時間スイツチの３段構成となつている。
第２図において、時間スイツチTSW００〜TSW
０ｍは第２図における時間スイツチTSW００，
TSW０１と同一回路であり、時間スイツチTSW
１０〜TSW１ｍは第２図における時間スイツチ
TSW１０，TSW１１と同一回路である。SSW０
はハイウエイ０（HW０）に設けられた空間スイ
ツチであり、通話信号に対応したｌ個のセレクタ
GS０１〜GS０ｌと、該セレクタに対する選択指
定情報を該空間スイツチ通話信号入力の各タイム
スロツト対応に格納する通話保持メモリPM２０
からなる。ハイウエイｍ（HWm）の空間スイツ
チSSWmも空間スイツチSSW０と同一の構成で
ある。各ハイウエイの１段目時間スイツチTSW
００〜TSW０ｍの一方の出力選択回路すなわち
SG０１〜SGm１の出力端子はハイウエイの空間
スイツチSSW０〜SSWmの全ての対応する入力
端子に接続されており、他の出力選択回路すなわ
ちSG００〜SGm０の出力端子は自ハイウエイの
最終段時間スイツチすなわちTSW１０TSW１ｍ
のオアゲート回路OG０〜OGmの一方の入力端子
に接続され、更に空間スイツチSSW０〜SSWm
の出力端子は自ハイウエイの最終段時間スイツチ
TSW１０〜TSW１ｍのオアゲート回路OG０〜
OGmの他の入力端子に接続されている。ここで
時間スイツチTSW００〜TSW００の出力選択制
御回路SM００〜SM０ｍにて全て情報“１”が書
込まれる。従つて全てのタイムスロツトについて
出力選択回路SG０１〜SGm１の出力のみが有効
となり、出力選択回路SG００−オアゲート回路
OG０〜SGm０−DGmの信号は全て無視しうるこ
とから通常の時間スイツチ−空間スイツチ−時間
スイツチの時分割３段スイツチ動作が可能にな
る。
の場合の本発明の実施例の主要部の回路図であ
る。第２図においては各ハイウエイ毎に時間スイ
ツチと時間スイツチの間に空間スイツチが設けら
れている。すなわち通常の時間スイツチ−空間ス
イツチ−時間スイツチの３段構成となつている。
第２図において、時間スイツチTSW００〜TSW
０ｍは第２図における時間スイツチTSW００，
TSW０１と同一回路であり、時間スイツチTSW
１０〜TSW１ｍは第２図における時間スイツチ
TSW１０，TSW１１と同一回路である。SSW０
はハイウエイ０（HW０）に設けられた空間スイ
ツチであり、通話信号に対応したｌ個のセレクタ
GS０１〜GS０ｌと、該セレクタに対する選択指
定情報を該空間スイツチ通話信号入力の各タイム
スロツト対応に格納する通話保持メモリPM２０
からなる。ハイウエイｍ（HWm）の空間スイツ
チSSWmも空間スイツチSSW０と同一の構成で
ある。各ハイウエイの１段目時間スイツチTSW
００〜TSW０ｍの一方の出力選択回路すなわち
SG０１〜SGm１の出力端子はハイウエイの空間
スイツチSSW０〜SSWmの全ての対応する入力
端子に接続されており、他の出力選択回路すなわ
ちSG００〜SGm０の出力端子は自ハイウエイの
最終段時間スイツチすなわちTSW１０TSW１ｍ
のオアゲート回路OG０〜OGmの一方の入力端子
に接続され、更に空間スイツチSSW０〜SSWm
の出力端子は自ハイウエイの最終段時間スイツチ
TSW１０〜TSW１ｍのオアゲート回路OG０〜
OGmの他の入力端子に接続されている。ここで
時間スイツチTSW００〜TSW００の出力選択制
御回路SM００〜SM０ｍにて全て情報“１”が書
込まれる。従つて全てのタイムスロツトについて
出力選択回路SG０１〜SGm１の出力のみが有効
となり、出力選択回路SG００−オアゲート回路
OG０〜SGm０−DGmの信号は全て無視しうるこ
とから通常の時間スイツチ−空間スイツチ−時間
スイツチの時分割３段スイツチ動作が可能にな
る。
以上の説明により明らかなように本発明は、ハ
イウエイの数により容易に時分割スイツチの段数
を増減させる効果がある。
イウエイの数により容易に時分割スイツチの段数
を増減させる効果がある。
第１図は時分割スイツチのハイウエイ数が２以
下の場合における本発明の実施例の主要部の回路
図、第２図はハイウエイ数がｍ＋１（但しｍ≧
２）の場合の本発明の実施例の主要部の回路図で
ある。 TSW００，TSW０１〜TSW０ｍ，TSW１
０，TSW１１〜TSW１ｍ……時間スイツチ、
SSW０〜SSWm……空間スイツチ、MS００，
MS０１〜MS０ｍ，MS１０，MS１１〜MS１ｍ
……音声信号記憶回路、PM００，PM０１〜PM
０ｍ，PM１０，PM１１〜PM１ｍ，PM２０〜
PM２ｍ……通話保持回路、SM００，SM０１〜
SM０ｍ……出力選択制御回路、SG００，SG０
１，SG１０，SG１１〜SGm０，SGm１……出力
選択回路、IV０，IV１〜IVm……インバータ回
路、OG０，OG１〜OGm……オアゲート回路、
GS０１〜GS０ｌ〜GSm１〜GSml……セレク
タ、FD００〜FDmn，LD００〜LDmn……音声
信号情報、FA００〜FAmn，SA００〜SAmn，
LA００〜LAmn……通話情報、Ｓ００〜Smn…
…出力選択制御情報、１００，２００，３００，
４００，５００……アドレス信号線、IS０，IS１
〜ISm……通話信号入力、OS０，OS１〜OSm…
…通話信号出力。
下の場合における本発明の実施例の主要部の回路
図、第２図はハイウエイ数がｍ＋１（但しｍ≧
２）の場合の本発明の実施例の主要部の回路図で
ある。 TSW００，TSW０１〜TSW０ｍ，TSW１
０，TSW１１〜TSW１ｍ……時間スイツチ、
SSW０〜SSWm……空間スイツチ、MS００，
MS０１〜MS０ｍ，MS１０，MS１１〜MS１ｍ
……音声信号記憶回路、PM００，PM０１〜PM
０ｍ，PM１０，PM１１〜PM１ｍ，PM２０〜
PM２ｍ……通話保持回路、SM００，SM０１〜
SM０ｍ……出力選択制御回路、SG００，SG０
１，SG１０，SG１１〜SGm０，SGm１……出力
選択回路、IV０，IV１〜IVm……インバータ回
路、OG０，OG１〜OGm……オアゲート回路、
GS０１〜GS０ｌ〜GSm１〜GSml……セレク
タ、FD００〜FDmn，LD００〜LDmn……音声
信号情報、FA００〜FAmn，SA００〜SAmn，
LA００〜LAmn……通話情報、Ｓ００〜Smn…
…出力選択制御情報、１００，２００，３００，
４００，５００……アドレス信号線、IS０，IS１
〜ISm……通話信号入力、OS０，OS１〜OSm…
…通話信号出力。
Claims (1)
- １ 複数の第１の時分割スイツチとこの第１の時
分割スイツチと同数の第２の時分割スイツチを有
しこれら第１の時分割スイツチに入力する時分割
多重信号のタイムスロツトを変換してこれら第２
の時分割スイツチから出力する時分割スイツチ網
において、時分割多重信号を入力する入力端子と
この時分割多重信号のタイムスロツトを交換する
手段とこの手段によつてタイムスロツトを交換さ
れた時分割多重信号を出力する第１の出力端子と
この第１の出力端子から出力される時分割多重信
号に対する補の論理の時分割多重信号を出力する
第２の出力端子とを前記第１の時分割スイツチに
備えかつ前記第１の時分割スイツチから出力され
た時分割多重信号を入力する２つの入力端子とこ
れら２つの入力端子に入力する時分割多重信号の
和の論理の時分割多重信号のタイムスロツトを交
換する手段とこの手段によつてタイムスロツトを
交換された時分割多重信号を出力する出力端子と
を前記第２の時分割スイツチに備えることを特徴
とする時分割スイツチ網。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9589179A JPS5620396A (en) | 1979-07-26 | 1979-07-26 | Time-division switch network |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9589179A JPS5620396A (en) | 1979-07-26 | 1979-07-26 | Time-division switch network |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5620396A JPS5620396A (en) | 1981-02-25 |
| JPS6159596B2 true JPS6159596B2 (ja) | 1986-12-17 |
Family
ID=14149926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9589179A Granted JPS5620396A (en) | 1979-07-26 | 1979-07-26 | Time-division switch network |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5620396A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60261288A (ja) * | 1984-06-08 | 1985-12-24 | Meisei Electric Co Ltd | 時分割スイツチのチヤンネル拡張方法 |
-
1979
- 1979-07-26 JP JP9589179A patent/JPS5620396A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5620396A (en) | 1981-02-25 |
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