KR100297213B1

KR100297213B1 - 프로그램가능한atm메모리용데이터포트

Info

Publication number: KR100297213B1
Application number: KR1019970708977A
Authority: KR
Inventors: 마크 알. 톰앤; 후이 댄 보; 글렌 이. 허쉬
Original assignee: 로데릭 더블류 루이스; 마이크론 테크놀로지, 인크.
Priority date: 1995-06-07
Filing date: 1995-12-08
Publication date: 2001-08-07
Also published as: JPH10511830A; WO1996042148A2; DE69527310T2; EP0830799A2; EP0830799B1; WO1996042148A3; TW301094B; US5838959A; US5680595A; DE69527310D1; ATE220282T1; KR19990022496A; JP3155971B2

Abstract

비동기식 전송 모드 통신(ATM) 네트워크의 사용을 위한 프로그램가능한 다중 구성 데이터 포트 클럭킹 시스템이 개시된다. 상기 클럭킹 시스템은 ATM 네트워크 칩의 데이터 포트 구성의 클럭을 자동적으로 스위치하기 위해 다수의 소정의 구성 코드를 사용하여 프로그램된다. 상기 클럭킹 시스템은 클럭 하드웨어의 미사용된 핀으로부터 랜덤한 출력을 제거하기 위한 자동 디스에이블 회로를 포함한다. 또한, 상기 클럭킹 시스템은 상기 ATM 네트워크으로의 의사 잡음을 감소시키기 위한 잡음 억제 회로를 사용한다.

Description

프로그램가능한 ＡＴＭ 메모리용 데이터 포트{PROGRAMMABLE DATA PORT FOR ATM MEMORY}

현대 컴퓨터 네트워크는 지점-대-지점(point-to-point) 통신을 위한 다양성 및 프로그램가능성을 필요로 한다. 근거리 통신 네트워크(LAN)의 설계는 네트워크 시스템 상의 노드 간에 다중 채널을 제공하기 위해 소프트웨어로 제어되는 많은 복합 네트워크 토폴로지(complex network topology)를 포함한다. 현대 컴퓨터 네트워크는 노드 간에 다중 링크를 제공한다. 노드-대-노드(node-to-node) 링크를 결정하기 위해, 각각의 네트워크는 링크를 통한 트래픽(traffic)의 어드레싱(addressing) 및 우선순위 선정을 위한 계층을 가져야 한다.

Upp에 허여된 미국 특허 번호 4,914,429에 의해 기술된 바와 같이, 집적 회로에 사용된 종래의 스위칭 기술은 입력 데이터 포트와 데이터가 동기적으로 클럭 아웃되는 출력 데이터 포트 간의 동적인 일-대-일 연결을 가능하게 했다. 그러나, 이와 같은 스위칭 기술은 두개 포트 이상을 상호 연결하지 못하고 입력 및 출력 데이터 포트의 대역을 일치시킬 필요성에 의해 제한된다. 이와 같은 스위칭 기술은 현대 컴퓨터 네트워크의 복합적인 토폴로지와 가변 대역을 지원하는데 부적절하다.

좀더 유연한 스위칭 기술을 필요로 하는 현대 컴퓨터 네트워크의 한 예는 Lee Goldberg에 의해 1994년 12월 16일 Electronic Design Magazine, 페이지 88 "ATM Switching : A Brief Introduction,"에 기술된 것과 같은 비동기식 전송 모드(ATM) 네트워크이다. Goldberg는 스위치 포트 간에 일련의 가상 경로로서 ATM 시스템 및 각각의 가상 경로 내의 대역폭의 논리적인 세그먼트로서 가상 채널을 기술한다. ATM 네트워크는 고도로 프로그램가능하고, 링크 대역폭을 각각의 가상 경로 및 가상 채널에 할당한다. 프로그램가능한 대역폭 할당은 용이하고 신속하게 가상 채널 및 가상 경로의 대역폭 할당을 변화시키기 위해 고도로 프로그램가능한 네트워크 스위치 소자를 필요로 한다.

네트워크 스위치 소자는 각 링크의 대역폭을 가상 경로와 가상 채널에 할당하기 위한 네트워크 커맨드(network command)에 응답해야 한다. 각각의 네트워크 스위치 소자는 "셀(cells)"이라 칭하는 ATM 데이터 패킷을 수신하고 전송하기 위한 다중 프로그램가능한 데이터 포트를 포함한다. 서로 다른 셀 조합에 대해 상이한 데이터 포트의 조합을 필요로 하는 셀 폭(cell width)은 각 가상 채널의 대역폭에 따라 변한다. 각각의 데이터 포트에서 셀의 전송은 클럭킹 시스템에 의해 제어된다.

따라서, 본 기술분야에서는 고도로 프로그램가능한 데이터 포트 클럭킹 시스템이 필요하다. 상기 데이터 포트 클럭킹 시스템은 ATM 네트워크 시스템의 가상 채널을 프로그램가능하게 조정하기 위해 셀 폭에 근거하여 상이한 데이터 포트의 클럭을 조정하여야 한다. 이와 같은 시스템은 네트워크 상에서 디지털 정보의 의사 발생(spurious generation)을 방지하기 위하여 자동 디스에이블과 잡음 억제, 및 기판 설계의 용이한 사용을 특징으로 한다.

<발명의 요약>

본 개시는 프로그램가능한 다중-구성 데이터 포트를 클럭하기 위한 시스템을 설명한다. 본 데이터 포트 클럭킹 시스템은 비동기식 전송 모드(ATM) 네트워크에서 스위치, 집중장치(concentrators), 및 신장기(expanders)를 위해 ATM 데이터경로 칩에 소프트웨어적인 프로그램가능성을 제공하도록 설계된다.

본 클럭킹 시스템은 미사용된 클럭 입력을 처리하기 위하여 효율적인 기판 레이아웃과 감소한 하드웨어를 위한 클럭 출력의 자동 디스에이블을 제공한다.

본 데이터 포트 클럭킹 시스템의 다른 실시예는 ATM 전자 장치의 의사 클럭을 제거하는 잡음 억제 회로를 포함한다. 이는 오류 정보의 의사 발생이 시스템내로 클럭되는 것을 방지한다.

본 발명은 데이터 포트 클럭킹 시스템에 관한 것으로, 특히 비동기식 전송 모드 시스템을 위해 자동 디스에이블 및 잡음 억제를 구비한 프로그램가능한 데이터 포트 클럭킹 시스템에 관한 것이다.

도면에서, 유사한 구성요소를 설명하기 위해 유사한 참조번호가 사용된다.

도 1은 비동기식 전송 모드(ATM) 데이터경로 칩의 블록도.

도 2는 ATM 데이터경로 칩의 상세한 블록도.

도 3A는 입력 데이터 비트에 대한 입력 클럭킹 신호와 입력 프레임(frame)신호 간의 관계를 도시한 타이밍도.

도 3B는 출력 데이터 비트에 대한 출력 클럭킹 신호와 출력 프레임 신호 간의 관계를 도시한 상세한 타이밍도.

도 4는 본 데이터 포트 클럭킹 시스템의 한 실시예에 대한 데이터 포트 및 클럭킹 구성의 개략적인 도면.

도 5는 ATM 데이터경로 칩의 구성 레지스터(configuration resister)의 블록도.

도 6은 본 데이터 포트 클럭킹 시스템의 일 실시예의 블록도.

도 7은 본 클럭킹 시스템용 모드 디코더(mode decoder)의 일 실시예의 상세한 논리도.

도 8은 본 클럭킹 시스템용 모드 제어부의 일 실시예의 상세한 논리도.

도 9A 및 9B는 본 클럭킹 시스템용 순차 액세스 메모리(serial access memory : SAM) 스위치의 일 실시예의 상세한 논리도.

도 10은 SAM 스위치의 단일 단계의 상세한 논리도.

도 11은 SAM 스위치에 사용된 데이터 멀티플렉서의 일 실시예의 상세한 논리도.

도 12는 SAM 스위치용 잡음 억제 회로의 일 실시예를 도시한 상세한 논리도.

다음의 상세한 설명에서, 그 일부분을 구성하는 도면을 참조로 한다,

도 1은 ATM 네트워크용 비동기식 전송 모드(ATM) 데이터경로 칩의 일례를 도시한다. ATM 데이터경로 칩의 아키텍처는 4개의 주요 빌딩 블록, 즉 ATM 데이터경로 칩(100)용 제어 인터페이스(110), 8개의 비동기식 입력 포트(120), 다이나믹 랜덤 액세스 메모리(DRAM)(130)를 구비하는 ATM 셀 메모리, 및 8개의 비동기식 출력 포트(140)로 세분될 수 있다.

제어 인터페이스(110)는 ATM 데이터경로 칩(100)의 비동기식 입력 및 출력 포트를 구성하도록 프로그램된 구성 레지스터(510)를 포함한다. 칩의 각 포트는 비동기적이고 그 범위 내에서 임의의 클럭 속도로 동작한다. 일 실시예에서, 임의의 포트에 대한 클럭 주기는 23㎱ 이상일 수 있고, 포트 데이터 버스는 4비트 병렬이다.

지금부터 도 2를 참조하면, 비동기식 입력 포트(210a-210n)가 8개의 포트 시스템용 입력 순차 액세스 메모리(0-7)("입력 SAMs")에 대해 입력되는 클럭킹 신호, 프레이밍 신호(framing signal), 및 데이터 입력을 각각 제어하는데 사용되는 ATM 데이터경로 칩(100)의 보다 상세한 논리도가 제공된다. 상기 예에서, 8개의 개별적인 비동기식 입력 포트(210a-210n)가 도시되어 있으나, 당 기술 분야의 숙련자는 본 발명의 사상과 범위를 벗어나지 않고 다른 많은 입력 포트가 이용될 수 있다는 것을 용이하게 알 것이다. 입력 데이터 포트 클럭킹 신호는 ICLKn으로 표시되고 입력 데이터 포트 프레이밍 신호는 IFRMn으로 표시된다. 상기 실시예에서 입력 데이터 라인은 비동기식 입력 포트(210)당 4개의 병렬 입력 비트를 가리키도록 IDx[0-3]로서 도시되어 있으나, 당 기술 분야에 숙련자는 다른 많은 입력 비트가 본 발명의 사상과 범위를 벗어나지 않고 용이하게 구현될 수 있다는 것을 알 것이다.

ATM 네트워크는 "ATM 셀"이라 칭하는 비동기식 셀 그룹을 전송하며, 이는 ATM 네트워크에서 지점-대-지점으로 전달된 비트 데이터의 집합이다. 상기 데이터 흐름은 가상의 입력 x개 레지스터(hypothetical input x register)를 사용하는 예에 의해 가장 잘 설명된다. 도 2에 도시된 바와 같이, ATM 데이터경로 칩(100)에서, ATM 셀은 비동기식 입력 포트(210x)의 IDx[0-3]핀을 통해 칩(100)으로 입력된다. 4-비트 병렬 스트림(stream)은 비동기식 입력 포트(210x)와 연관된 ICLKx 클럭에 의해 입력 SAMx로 로드(load)된다. 프레이밍 신호(IFRMx)는 ATM 셀의 제1 데이터 니블(nibble)을 표시하고, 입력 SAMx 로드를 시작하는데 사용된다. 일단 완전한 셀이 입력 SAMx에 로드되면, SAMx 제어 로직(220x)은 제어 인터페이스(110)에 입력 SAM 결함 상태 비트를 설정한다. 제어 인터페이스(110)는 상기 입력 SAM 결함 상태 비트를 판독함으로써 입력 SAM이 충만한 때를 검출한다. 입력 SAM이 충만 조건(full condition)일 때 제어 인터페이스는 입력 SAM의 내용을 DRAM(130)에 기록한다.

도 3A는 ICLKx 신호가 전체 프레임이 수신 - IFRMx 신호 라인의 천이에 의해 신호됨 - 될 때까지, ATM 셀에서 클럭하는데 사용되는 것을 도시한다. 유사하게, 제어 인터페이스(110)는 SAM 로직(240a-240n)을 통해 출력 포트(230a-230n)를 구비하는 비동기식 출력 포트(140)를 모니터한다.

도 3B에 도시된 바와 같이, 출력 포트(230a-230n)의 핀(ODx[0-3])에서 출력될 데이터는 OCLKx 신호에 의해 클럭되고, 상기 출력 데이터의 프레이밍은 신호 라인 OFRMx에 의해 신호된다.

이 실시예에서 ATM 셀은 4바이트의 헤더(header), 48바이트의 데이터, 및 1바이트의 헤더-에러-체크(header-error-check : HEC)를 포함한 56바이트로 구성된다. HEC의 존재에 따라, 잔여 공간은 3 또는 4바이트이다. 이러한 부수적인 바이트는 셀 편집 동작 및 구성 파라미터를 통해 발생, 판독, 기록 및 스트립(strip)될 수 있는 "프리팬드/포스트팬드(prepend/postpend)"로서 불리운다.

입력 편집 버퍼(250) 및 CRC 회로는 셀을 DRAM(130)에 저장하기 전에 입력 SAM에 포획된 셀을 수정하는데 사용된다. 출력 편집 레지스터(260)는 출력 포트로 송신하기 전에 가능한 최종 순간에 셀의 내용을 수정하는데 이용된다.

<입력 및 출력 포트 타이밍>

클럭과 동기하는 ATM 데이터경로 칩(100) 프로토콜은 데이터 버스 및 프레임 마커(frame marker)의 시작으로 구성된다. 프레임 마커 출력(OFRMx)의 시작과 송신기의 데이터 출력(ODx[])은 프레임 마커 입력(IFRMx)의 시작과 수신기의 데이터 입력(IDx[])에 연결되고, 이들 모두는 외부에서 공급된 클럭(OCLKx, ICLKx)에 연결된다.

도 3A는 IFRMx가 논리 로우된 후 첫번째 포지티브(positive) ICLKx 에지에서, 첫번째 ATM 셀 데이터가 입력 SAM으로 로드되어 있는 것을 도시한다. 데이터는 구성 레지스터로부터 정지 바이트 위치 어드레스(stop byte position address)가 도달될 때까지 매 ICLKx 시간마다 포트로 스트림할 것이다. 상기 입력 SAM의충만 상태는 정지 바이트 위치 어드레스의 도달함에 의해 설정된다. 만약 정지 위치 어드레스가 도달되기 전에 IFRMx 입력이 논리 1로 된다면, 시작 바이트 위치 어드레스(start byte position address)는 다시 로드될 것이며, 입력 SAM 충만 상태는 설정되지 않을 것이고, 너무 짧은 에러(short cell) 상태의 프레임은 결국 에러 레지스터로 될 것이다. 상기 '쇼트 셀(short cell)'은 효과적으로 폐기되고, 쇼트 셀 데이터를 갖는 입력 SAM측은 다음의 셀로 덮어쓴다. 만약 정지 위치 어드레스가 도달될 때 IFRMx 입력이 논리 1로 천이하지 않으면, 입력 SAM 충만 상태가 여전히 설정될 것이나, 너무 긴 에러 상태의 프레임은 에러 레지스터로 될 것이다. IFRMx 입력이 논리 1로 천이할 때까지 시작 바이트 위치 어드레스는 다시 로드되지 않고, 더 이상의 어떠한 데이터도 입력 SAM으로 클럭되지 않을 것이다. 상기 '롱 셀(long cell)'이 유지되고, 입력 SAM은 다음의 IFRMx 논리 1 천이가 도달할 때 입력 SAM의 다른 반쪽에 다음 셀을 축적할 것이다. 만약 입력 SAM의 절반 모두가 충만하고 IFRMx 입력이 논리 1로 된다면, 오버플로 상태(overflow status)는 결국 외부 제어기에 의해 상실된 셀을 가리키는 에러 레지스터가 될 것이다. '상실된 셀(forgotten cell)'은 입력 SAM에 덮어 쓰여질 것이다. '상실된 셀'은 효과적으로 페기된다.

지금부터 도 3B를 참조하면, OFRMx 논리 1은 프레임을 시작하도록 하나의 OCLKx 입력 사이클 동안 어써트(assert)된다. 첫번째 데이터가 OFRMx후 한 클럭 시간에 ODx[] 핀에 나타난다. OFRMx 입력은 동일한 방법으로 내부 또는 외부 OFRMx 출력에 응답하여 OFRMx 핀에 항상 연결된다. 출력 포트는 입력 포트와 동일하게 프레임을 관리한다. 구성 레지스터는 시작 바이트 위치 어드레스 및 정지 바이트 위치 어드레스 필드를 제공하나, 어떠한 에러 상태 조건은 없고, 상기 데이터는 각 OCLKx 사이클마다 ODx[]을 통해 출력 SAM으로부터 발송된다.

<데이터 포트 클럭킹 구성>

도 5에 도시된 바와 같이, 비동기적이고 클럭 범위 내에서 임의의 클럭 속도로 동작할 수 있도록 칩에 각각의 포트를 구성하기 위하여 구성 레지스터(510)를 프로그램함으로써 ATM 데이터경로 칩의 몇몇 구성이 가능하다. 도 4는 본 클럭킹 시스템의 일 실시예에서 많은 포트 구성과 그와 연관된 구성 코드(configuration code)를 도시한다. 예를 들면, 구성 코드(0000_b)를 갖는 엔트리 번호 1에서, 각 포트는 타이밍 목적을 위해 자체 클럭 및 프레이밍 입력 핀을 이용한다. 이는 디폴트(default) 구성이다. 다른 예는 구성 코드(1001_b)의 엔트리 번호 6에 도시되어 있고, 이로 인해 포트(0, 1, 2, 및 3)는 클럭 핀(0) 및 프레이밍 입력 신호(0)를 사용하여 클럭된다. 더우기, 클럭(4, 5, 6, 및 7)은 그들 자신 각각의 클럭 및 프레이밍 입력 핀에 의해 클럭된다는 것을 알 수 있다. 모든 8개 포트(비동기식 포트(0-7))는 구성 코드(1111_b)하에 조합된 포맷으로 모두 사용될 수 있고, 이로 인해 모든 포트는 클럭 핀(0) 및 프레이밍 핀(0)을 사용하여 동시에 클럭된다.

보다 넓은 8, 16, 또는 32 비트의 버스를 제작하기 위하여 2, 4, 또는 모든 8개의 데이터 포트를 사용함으로써 보다 높은 포트 스루풋(port throughput)이 달성된다. 따라서, 실제 유효한 포트수는 4, 2, 또는 1로 감소된다. 하나의 포트에필요한 것은 단지 하나의 클럭과 프레임 핀이므로, 이러한 구성에서는 여분의 클럭과 프레임 핀은 쓸모없게 된다.

다른 데이터 포트 구성이 가능하고, 도 4에 제시된 구성은 제한하거나 배타적인 의미로 의도되지 않았다. 당 기술 분야에서의 숙련자는 본 발명의 사상과 범위를 벗어나지 않고 포트 구성의 다른 순열이 가능하다는 것을 인식할 것이다.

<구성 레지스터(configuration register)>

도 5에 도시된 바와 같은 구성 레지스터(510)는 특별한 로드 구성 명령에 의해 IOD[O-31] 버스를 통하여 제어 인터페이스(110)로 로드된다. 레지스터(510)는 공지된 상태로 칩(100)을 설정하도록 개시때 로드되어야 한다. 구성 레지스터(510)의 데이터 필드의 할당은 다음과 같다.

ISAM 구성(ISAM config.) - 도 4에 도시된 구성에 따른 16비트 입력 포트(120)용 4비트 구성 코드.

OSAM 구성(OSAM config.) - 도 4에 도시된 바와 같은 구성 코드를 사용하는 16 출력 포트(140)용 4비트 구성 코드.

ISAM 시작 비트 - 개별적으로 어드레스가능한 입력 SAM용 3비트 시작 바이트 위치 어드레스.

ISAM 정지 비트 - 입력 SAM용 6비트 정지 바이트 위치 어드레스.

OSAM 시작 - 출력 SAM용 3비트 시작 바이트 위치 어드레스.

OSAM 정지 - 출력 SAM용 6비트 정지 바이트 위치 어드레스.

칩 어드레스 - ATM 데이터경로 칩(100)의 병렬 동작용 4비트 칩 어드레스 비교 필드.

리셋 - 제어 인터페이스(110)의 상태 및 출력 비트를 리셋하는데 사용되는 1비트 플래그(flag).

CTLEN - 병렬 동작에 사용된 제어 인터페이스 출력용 1비트 인에이블 비트.

<본 클럭킹 시스템의 일 실시예에 사용된 전기적 구성요소의 상세한 설명>

도 6은 구성 레지스터(510)에 저장된 모드 워드(mode word)를 디코드하는데 사용되는 모드 디코더(610)를 도시한 블록도를 나타낸다. 모드 디코더(610)로부터 디코드된 모드 워드는, SAM 스위치(630)의 구성을 위한 다수의 스위칭 제어 신호를 발생시키도록 모드 제어부(620)에 의해 더 처리된다. 다음의 설명은 신호를 클럭하는 입력 클럭(ICLK)용 클럭킹 시스템을 설명하지만, 또한 프레이밍 클럭(IFRM)을 위하여 구성 모드를 변환시키기 위한 동일한 하드웨어 실현이 구현된다는 것을 명심해야 한다. 따라서, 입력 클럭(ICLK)을 발생시키기 위한 상기 설명은 프레이밍 클럭(IFRM)을 발생시키기 위한 설명과 유사하다. 유사하게, 상기 구성 시스템은 출력 프레이밍 클럭(OFRM)의 발생뿐만 아니라 출력 클럭(OCLK)의 발생에도 적용가능하다.

도 7은 모드 디코더(610)의 일 실시예를 도시한 상세한 논리도이다. 상술된 바와 같이, 구성 레지스터(510)는 ATM 데이터경로 칩의 동작 초기 단계에서 로드된다. 입력 SAM 구성 비트는 ISAM 구성[0:3]의 지점에서 모드 디코더로 로드된다. 구성 모드가 구성 레지스터(510)로 프로그램됨에 따라, 모드 디코더(610)는 도 4에 도시된 데이터 포트 구성을 발생시키도록 적절한 입력 클럭킹 신호(ICLKx)를 조합한다.

클럭킹 조합은 두개 이상의 입력 포트가 단일 입력 클럭킹 신호에 의해 클럭될 때에만 필수적이다.

모드 디코더 출력의 디코딩은 예로써 가장 잘 설명된다. 예를 들면, 출력 xM01X8은 포트(0과 1)가 도 4의 구성 코드(0001)에 도시된 바와 같이 8비트 포트 구성으로 조합된다는 것을 가리킨다. 또한, 이는 구성 코드(0011, 0101, 0111, 및 1100)에도 유효하다. 다른 예는 출력 xM03X16인데, 이로 인해 입력 SAM(0-3)은 도 4의 구성 코드(1001, 1011, 1101, 및 1110)에 의해 도시된 바와 같은 16비트 출력을 제공하기 위해 연결된다. 따라서, 모드 디코더(610)의 출력은 도 4에 제시된 포트 구성의 '빌딩 블록(building blocks)'을 나타낸다. 이러한 '빌딩 블록'의 상이한 치환은 도 4에 도시된 바와 같이 16 모드를 제공한다.

모드 디코더(610)의 출력은 도 8의 상세한 논리도에 도시된 바와 같이 모드 제어부(620)에 제공된다. 모드 제어부(620)는 각각의 다양한 구성 코드에 대해 도 4에 도시된 바와 같은 적절한 입력 클럭 타이밍 신호를 제공하도록 다양한 '빌딩 블록' 또는 모드 디코더(610)의 출력을 조합한다. 도 2에 도시된 바와 같이 SAM 스위치(630)는 입력 포트(210a-210n)의 ICLKx에 대해 적절한 입력 클럭킹 신호를 발생시키기 위하여 모드 제어부(620)에 의해 발생된 16개의 출력을 이용한다.

SAM 스위치(630)는 도 9A 및 9B에 도시되어 있다. 도 10은 SAM 스위치(630)의 한 섹션이고 SAM 스위치(630)의 첫번째 단(stage) 이외의 모든 단에 복제된 모듈(640)을 도시한다. 이 클럭킹 회로의 부분은 도 11에 도시된 바와 같이 멀티플렉서(1010)를 포함하며, 이는 p채널 인헨스먼트(enhancement) 모드 자계 효과 트랜지스터(FET)(1120), 및 n채널 인헨스먼트 모드 FET(1130)를 구비한다. 또한, 도 10의 회로는 최소 펄스 차단 임계값을 제공하기 위해, 도 12에 도시되어 있는 지연부(1210)를 포함하는 잡음 억제 회로(1020)를 사용한다. 따라서, 잡음 억제 회로(1020)의 포트 A로 진입하는 펄스는 펄스가 지연부(1210)의 지연값을 초과하는 기간을 갖지 않는 한 출력 포트 Y로 전파하지 않을 것이다.

클럭킹 회로가 특별한 모드 x8, 16, 32에 있어 사용되지 않는 ICLK, IFRM, OCLK, OFRM 핀을 갖는 경우, 사용자가 설계에서 이들 핀으로 라우트하고 이들 핀을 V_cc/V_ss레벨 또는 풀-다운/풀-업 레지스터 네트워크에 연결할 필요가 없도록 자동 디스에이블이 제공된다. 이는 구성요소(저항) 및 기판 루트를 절약한다. x32 모드에서, 만약 자동 디스에이블에 의해 비활성화되지 않으면 28개의 연결되지 않는 클럭은 플로트(float) 될 것이다.

자동 디스에이블 회로는 도 10에 가장 잘 도시되어 있고, 이로 인해 게이트(1030)의 인에이블이 멀티플렉서(1010)의 N^*에서의 논리 로우 출력에 의해 인에이블되기 때문에, 상기 게이트(1030)는 만약 입력 N0가 액티브 하이이면 멀티플렉서(1010)에 의해 인에이블된다. 멀티플렉서(1040)의 입력(N1 및 1)은 다른 클럭킹 입력을 출력 Y0로 루트하는데 사용된다.

Claims

다수의 데이터 포트(120, 140)를 클럭하기 위한 클럭킹 시스템에 있어서,

구성 워드(configuration word)를 저장하기 위한 모드 저장 수단(mode storage means)(510);

상기 구성 워드를 디코드하고 다수의 디코드된 모드 출력을 제공하기 위한 모드 디코더 수단(610);

다수의 클럭킹 신호를 발생시키도록 상기 다수의 디코드된 모드 출력을 조합하기 위한 모드 제어 수단(620); 및

상기 모드 디코더 수단(610)에 연결되며, 상기 다수의 클럭킹 신호로 상기 다수의 데이터 포트(120, 140)를 클럭하기 위한 스위칭 수단(630)

을 구비하는 것을 특징으로 하는 클럭킹 시스템.
제1항에 있어서,

상기 다수의 클럭킹 신호는 셀 전송을 클럭하는데 사용되는 것을 특징으로 하는 클럭킹 시스템.
제1항에 있어서,

상기 다수의 클럭킹 신호는 셀 프레임(cell frame)을 클럭하는데 사용되는 것을 특징으로 하는 클럭킹 시스템.
제1항에 있어서,

상기 스위칭 수단은 잡음 억제 수단(1020)을 더 구비하는 것을 특징으로 하는 클럭킹 시스템.
제1항에 있어서,

상기 스위칭 수단은 자동 디스에이블 수단(automatic disable means)(640)을 더 구비하는 것을 특징으로 하는 클럭킹 시스템.
제4항에 있어서,

상기 스위칭 수단은 자동 디스에이블 수단(640)을 더 구비하는 것을 특징으로 하는 클럭킹 시스템.
다수의 데이터 포트(120, 140)를 클럭하기 위한 클럭킹 시스템에 있어서,

모드 워드(mode word)를 저장하기 위한 구성 레지스터(configuration register)(510)를 구비하며, 상기 클럭킹 시스템의 동작을 제어하기 위한 제어 인터페이스(110);

상기 제어 인터페이스에 연결되며, 상기 모드 워드를 디코드하고 다수의 디코드된 모드 출력을 제공하기 위한 모드 디코더(610);

상기 모드 디코더(610)에 연결되며, 다수의 클럭킹 신호를 제공하도록 상기다수의 디코드된 모드 출력을 조합하기 위한 모드 제어부(620); 및

상기 모드 제어부(620)에 연결되며, 상기 다수의 클럭킹 신호에 따라 상기 다수의 데이터 포트(120, 140)를 클럭하기 위한 스위치(630)

를 구비하되,

상기 다수의 디코드된 모드 출력은 상기 모드 워드에 의해 프로그램가능하게 인에이블 또는 디스에이블되는 표준 클럭킹 조합 세트

인 것을 특징으로 하는 클럭킹 시스템.
제7항에 있어서,

입력 상에 존재하는 잡음을 억제하기 위한 잡음 억제 회로(1020)를 더 구비하되,

상기 잡음 억제 회로는,

제1 입력, 제2 입력, 및 출력을 갖는 NAND 게이트;

상기 제1 입력에 연결된 제1 노드와 상기 제2 입력에 연결된 제2 노드를 구비하고, 지연 D를 갖는 지연 소자(1210); 및

상기 출력에 연결된 반전 입력 및 반전 출력을 갖는 인버터를 구비하며,

상기 제1 입력에 대한 입력 신호는, 상기 입력 신호의 기간이 D 미만일 경우 억제되는 것을 특징으로 하는 클럭킹 시스템.
제7항에 있어서,

미사용된 출력의 랜덤한 천이를 방지하기 위해 미사용 출력을 디스에이블하기 위한 자동 디스에이블 회로(640)를 더 구비하는 것을 특징으로 하는 클럭킹 시스템.
제8항에 있어서,

미사용 출력의 랜덤한 천이를 방지하기 위해 미사용 출력을 디스에이블하기 위한 자동 디스에이블 회로(640)를 더 구비하는 것을 특징으로 하는 클럭킹 시스템.
다수의 데이터 포트(120, 140)를 클럭하는 방법에 있어서,

클럭킹 구성 세트를 선정하는 단계;

특정한 모드 워드를 상기 클럭킹 구성 세트의 각 구성에 할당하는 단계;

상기 클럭킹 구성 세트의 특정한 클럭킹 구성을 위해 특정한 모드 워드로 구성 레지스터를 프로그램하는 단계; 및

상기 특정한 클럭킹 구성을 위해 상기 다수의 데이터 포트를 프로그램하도록 상기 특정한 모드 워드를 디코드하는 단계

를 구비하는 것을 특징으로 하는 방법.
제11항에 있어서,

상기 특정한 클럭킹 구성에 의해 미사용된 클럭 출력을 자동적으로 디스에이블하는 단계를 더 구비하는 것을 특징으로 하는 방법.
제11항에 있어서,

소정의 지연 시간 미만인 펄스 기간을 갖는 입력을 억제하는 단계를 더 구비하는 것을 특징으로 하는 방법.