JP2000224025A - プログラマブルデバイス - Google Patents
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- Mathematical Physics (AREA)
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- Computer Networks & Wireless Communication (AREA)
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Abstract
(57)【要約】
【課題】 面積、消費電力が小さいプログラマブルデバ
イスを提供する。 【解決手段】 マトリクス状に配置された複数のプログ
ラマブルセル１１を、それぞれ複数の配線からなるデー
タ用サブ配線ネットワーク１３及び制御用サブ配線ネッ
トワーク１４から構成される配線ネットワーク１２が取
り囲む。プログラマブルセル１１は、複数の構成情報が
書き込まれるメモリを有し、制御用サブ配線ネットワー
ク１４の配線から制御部分１８を介して入力される制御
情報に従って、いずれかの構成情報を内部出力する。プ
ログラマブルセル１１は、制御情報に従って選択出力さ
れた構成情報と、データ用サブ配線ネットワーク１３の
配線からデータ入力部分１７を介して入力された入力情
報とを論理演算する論理回路とを有する。この論理回路
による演算結果は、データ用サブ配線ネットワーク１３
或いは制御用サブ配線ネットワーク１４の配線に出力さ
れる。
イスを提供する。 【解決手段】 マトリクス状に配置された複数のプログ
ラマブルセル１１を、それぞれ複数の配線からなるデー
タ用サブ配線ネットワーク１３及び制御用サブ配線ネッ
トワーク１４から構成される配線ネットワーク１２が取
り囲む。プログラマブルセル１１は、複数の構成情報が
書き込まれるメモリを有し、制御用サブ配線ネットワー
ク１４の配線から制御部分１８を介して入力される制御
情報に従って、いずれかの構成情報を内部出力する。プ
ログラマブルセル１１は、制御情報に従って選択出力さ
れた構成情報と、データ用サブ配線ネットワーク１３の
配線からデータ入力部分１７を介して入力された入力情
報とを論理演算する論理回路とを有する。この論理回路
による演算結果は、データ用サブ配線ネットワーク１３
或いは制御用サブ配線ネットワーク１４の配線に出力さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＦＰＧＡ（Field
Programmable Gate Array）等のプログラマブルデバイ
スに関し、特にプログラマブルデバイスに含まれるプロ
グラマブルセルと配線ネットワークの構成に関するもの
である。
Programmable Gate Array）等のプログラマブルデバイ
スに関し、特にプログラマブルデバイスに含まれるプロ
グラマブルセルと配線ネットワークの構成に関するもの
である。
【０００２】
【従来の技術】ＦＰＧＡを代表とするプログラマブルデ
バイス（プログラマブルロジックＬＳＩ）は、ハードウ
ェアをどのように構成するかを指定するコンフィグレー
ション情報を内部に保持し、このコンフィグレーション
情報の指示に従って所望のハードウェアを実現するＬＳ
Ｉ（半導体集積回路）である。近年、半導体製造技術の
進歩によってプログラマブルデバイスで実現可能なハー
ドウェアの規模が拡大するに伴い、ゲートアレイＬＳＩ
からプログラマブルデバイスへの置き換えが進んでお
り、プログラマブルデバイスが大きな注目を集める様に
なってきている。
バイス（プログラマブルロジックＬＳＩ）は、ハードウ
ェアをどのように構成するかを指定するコンフィグレー
ション情報を内部に保持し、このコンフィグレーション
情報の指示に従って所望のハードウェアを実現するＬＳ
Ｉ（半導体集積回路）である。近年、半導体製造技術の
進歩によってプログラマブルデバイスで実現可能なハー
ドウェアの規模が拡大するに伴い、ゲートアレイＬＳＩ
からプログラマブルデバイスへの置き換えが進んでお
り、プログラマブルデバイスが大きな注目を集める様に
なってきている。
【０００３】従来、プログラマブルデバイスは、その構
成に従って概略として次のように２つに分類されてい
た。一つは、Xilinx社の米国特許 "Configuable Electr
ical Circuit Having Configuable Logic Elements and
Configuable Interconnects",USP4,870,302とそのreis
sueであるRe.34,363で開示されているプログラマブルデ
バイスである（以下、従来技術１という）。
成に従って概略として次のように２つに分類されてい
た。一つは、Xilinx社の米国特許 "Configuable Electr
ical Circuit Having Configuable Logic Elements and
Configuable Interconnects",USP4,870,302とそのreis
sueであるRe.34,363で開示されているプログラマブルデ
バイスである（以下、従来技術１という）。
【０００４】もう一つは、Xilinx社の米国特許 "Sequen
cer For A Time Multiplexd Programmable Logic Devic
e", USP5,583,450、"Configuration Modes For A Time
Multiplexed Programmable Logic Device", USP5,600,2
63, "Method Of Time Multiplexing A Programmable Lo
gic Device", USP5,629,637、"Time Multiplexed Progr
ammable Logic Device", USP5,646,545等に開示されて
いるプログラマブルデバイスである（以下、従来技術２
という）。
cer For A Time Multiplexd Programmable Logic Devic
e", USP5,583,450、"Configuration Modes For A Time
Multiplexed Programmable Logic Device", USP5,600,2
63, "Method Of Time Multiplexing A Programmable Lo
gic Device", USP5,629,637、"Time Multiplexed Progr
ammable Logic Device", USP5,646,545等に開示されて
いるプログラマブルデバイスである（以下、従来技術２
という）。
【０００５】従来技術１は、再構成可能な（プログラマ
ブルな）論理セルと、再構成可能な配線セルの組み合わ
せによりプログラマブルデバイスを実現する。すなわ
ち、従来技術１は、論理セルと配線セルを組にし、これ
を２次元アレイ状に配置する事によりプログラマブルデ
バイスを構成するものである。
ブルな）論理セルと、再構成可能な配線セルの組み合わ
せによりプログラマブルデバイスを実現する。すなわ
ち、従来技術１は、論理セルと配線セルを組にし、これ
を２次元アレイ状に配置する事によりプログラマブルデ
バイスを構成するものである。
【０００６】一方、従来技術２は、従来技術１のプログ
ラマブルデバイスを時間的に多重化するものであり、す
なわち、論理セルと配線セル内に構成情報を複数持ち、
複数のうちから一つの情報を選択し、時間によって別の
構成情報と切り換えるものである。
ラマブルデバイスを時間的に多重化するものであり、す
なわち、論理セルと配線セル内に構成情報を複数持ち、
複数のうちから一つの情報を選択し、時間によって別の
構成情報と切り換えるものである。
【０００７】
【発明が解決しようとする課題】しかしながら、従来技
術２では、上記したいずれの文献においても、構成情報
を切り換えるための配線の接続方法や、構成情報を切り
換えるための方法については、何ら開示されていない。
が、構成情報と論理セル内にて論理演算される入力情報
は、１ビット毎に制御しなければならず、それぞれに配
線を設けなければならないものである。すると、構成情
報についても、構成情報のそれぞれのビット毎に配線を
接続し、それぞれ切り換え制御しなければならないと考
えられる。
術２では、上記したいずれの文献においても、構成情報
を切り換えるための配線の接続方法や、構成情報を切り
換えるための方法については、何ら開示されていない。
が、構成情報と論理セル内にて論理演算される入力情報
は、１ビット毎に制御しなければならず、それぞれに配
線を設けなければならないものである。すると、構成情
報についても、構成情報のそれぞれのビット毎に配線を
接続し、それぞれ切り換え制御しなければならないと考
えられる。
【０００８】ところが、プログラマブルデバイスにおい
て、一般に、構成情報は、その切り換えを行う場合に
は、そのすべてのビットを変化させることとなるので、
ビット毎に配線を接続して、切り換え制御しなければな
らないということはない。また、プログラマブルデバイ
スでは、その全論理セルの構成情報を切り換えることで
全く違う機能を実現したり、幾つかの論理セルで構成情
報を切り換えることにより、部分的に異なる機能を実現
するのが一般的であり、論理セル単位で構成情報を切り
換える必要は小さい。従って、構成情報の各ビットに対
して配線を接続し、それぞれ切り換えの制御を行ってい
たのでは、配線数が多くなり、プログラマブルデバイス
全体として面積が大きくなり、電力消費が大きくなって
しまう。
て、一般に、構成情報は、その切り換えを行う場合に
は、そのすべてのビットを変化させることとなるので、
ビット毎に配線を接続して、切り換え制御しなければな
らないということはない。また、プログラマブルデバイ
スでは、その全論理セルの構成情報を切り換えることで
全く違う機能を実現したり、幾つかの論理セルで構成情
報を切り換えることにより、部分的に異なる機能を実現
するのが一般的であり、論理セル単位で構成情報を切り
換える必要は小さい。従って、構成情報の各ビットに対
して配線を接続し、それぞれ切り換えの制御を行ってい
たのでは、配線数が多くなり、プログラマブルデバイス
全体として面積が大きくなり、電力消費が大きくなって
しまう。
【０００９】また、構成情報を切り換えるための制御信
号は、プログラマブルデバイスのチップ外部または内部
で生成することが考えられるが、これらの制御情報が各
論理セルに入力されるまでに大きな遅延時間が発生して
しまう。このため、従来のプログラマブルデバイスで
は、構成情報の切り換え時に、演算時間が大きくなって
しまうという問題点があった。
号は、プログラマブルデバイスのチップ外部または内部
で生成することが考えられるが、これらの制御情報が各
論理セルに入力されるまでに大きな遅延時間が発生して
しまう。このため、従来のプログラマブルデバイスで
は、構成情報の切り換え時に、演算時間が大きくなって
しまうという問題点があった。
【００１０】本発明の第１の目的は、面積が小さく、し
かも消費電力が小さいプログラマブルデバイスを提供す
ることにある。
かも消費電力が小さいプログラマブルデバイスを提供す
ることにある。
【００１１】本発明の第２の目的は、構成情報の切り換
え時における演算時間が小さいプログラマブルデバイス
を提供することにある。
え時における演算時間が小さいプログラマブルデバイス
を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明のプログラマブルデバイスは、制御情報に従
っていずれかが選択出力される複数の構成情報を記憶す
るメモリと、該メモリから選択出力された構成情報と外
部から入力された入力情報とを演算する第１の演算回路
とを備える複数のプログラマブルセルと、前記複数のプ
ログラマブルセルの周囲に配置された複数の配線からな
り、各配線に外部または前記複数のプログラマブルセル
のいずれかの第１の演算回路から信号が入力され、各配
線に入力された該信号を前記複数のプログラマブルセル
のいずれか１つ以上の第１の演算回路に供給するデータ
用サブ配線ネットワークと、前記複数のプログラマブル
セルの周囲に配置された複数の配線からなり、各配線に
外部または前記複数のプログラマブルセルのいずれかの
第１の演算回路から信号が入力され、各配線に入力され
た該信号を前記複数のプログラマブルセルのいずれか１
つ以上に前記制御情報として供給する制御用サブ配線ネ
ットワークとを備えることを特徴とする。
め、本発明のプログラマブルデバイスは、制御情報に従
っていずれかが選択出力される複数の構成情報を記憶す
るメモリと、該メモリから選択出力された構成情報と外
部から入力された入力情報とを演算する第１の演算回路
とを備える複数のプログラマブルセルと、前記複数のプ
ログラマブルセルの周囲に配置された複数の配線からな
り、各配線に外部または前記複数のプログラマブルセル
のいずれかの第１の演算回路から信号が入力され、各配
線に入力された該信号を前記複数のプログラマブルセル
のいずれか１つ以上の第１の演算回路に供給するデータ
用サブ配線ネットワークと、前記複数のプログラマブル
セルの周囲に配置された複数の配線からなり、各配線に
外部または前記複数のプログラマブルセルのいずれかの
第１の演算回路から信号が入力され、各配線に入力され
た該信号を前記複数のプログラマブルセルのいずれか１
つ以上に前記制御情報として供給する制御用サブ配線ネ
ットワークとを備えることを特徴とする。
【００１３】上記のプログラマブルデバイスでは、プロ
グラマブルセル内部で出力される構成情報は、制御用サ
ブ配線ネットワークの配線から通じて供給される制御情
報によって切り換えられる。すなわち、構成情報の切り
換えに細かな制御を行わなくても、構成情報の柔軟な制
御ができる。また、構成情報を切り換えるための制御信
号はビット数が少なくても済むため、制御用サブ配線ネ
ットワークの配線数は少なくて済むようになる。このた
め、プログラマブルデバイスを小面積、低消費電力に構
成することができる。
グラマブルセル内部で出力される構成情報は、制御用サ
ブ配線ネットワークの配線から通じて供給される制御情
報によって切り換えられる。すなわち、構成情報の切り
換えに細かな制御を行わなくても、構成情報の柔軟な制
御ができる。また、構成情報を切り換えるための制御信
号はビット数が少なくても済むため、制御用サブ配線ネ
ットワークの配線数は少なくて済むようになる。このた
め、プログラマブルデバイスを小面積、低消費電力に構
成することができる。
【００１４】上記プログラマブルデバイスにおいて、前
記複数のプログラマブルセルは、そのうちの一部であっ
て複数のプログラマブルセルから構成される１つ以上の
サブセルグループを含むものとしてもよい。この場合、
同一のサブセルグループに含まれるプログラマブルセル
には、それぞれ前記制御用サブ配線ネットワークの同一
の配線から前記制御情報が供給されるものとすることが
できる。
記複数のプログラマブルセルは、そのうちの一部であっ
て複数のプログラマブルセルから構成される１つ以上の
サブセルグループを含むものとしてもよい。この場合、
同一のサブセルグループに含まれるプログラマブルセル
には、それぞれ前記制御用サブ配線ネットワークの同一
の配線から前記制御情報が供給されるものとすることが
できる。
【００１５】プログラマブルデバイスでは、複数のプロ
グラマブルセルで同時に構成情報を切り換えるようなこ
とも一般的に行われている。従って、このような構成と
した場合には、制御用サブ配線ネットワークの配線は、
複数のプログラマブルセルで共有されることにより、そ
の数を少なくすることができ、プログラマブルデバイス
の面積、消費電力をさらに小さくすることができる。
グラマブルセルで同時に構成情報を切り換えるようなこ
とも一般的に行われている。従って、このような構成と
した場合には、制御用サブ配線ネットワークの配線は、
複数のプログラマブルセルで共有されることにより、そ
の数を少なくすることができ、プログラマブルデバイス
の面積、消費電力をさらに小さくすることができる。
【００１６】さらに、前記サブセルグループは、前記サ
ブ配線ネットワークの配線から供給された制御情報を保
持し、それぞれ外部から供給される同期信号に同期して
保持した制御情報を該サブセルグループに含まれるプロ
グラマブルセルに供給する制御回路を含むものとしても
よい。
ブ配線ネットワークの配線から供給された制御情報を保
持し、それぞれ外部から供給される同期信号に同期して
保持した制御情報を該サブセルグループに含まれるプロ
グラマブルセルに供給する制御回路を含むものとしても
よい。
【００１７】この場合、制御回路から制御情報が分配さ
れるプログラマブルセルは、同一のサブセルグループ内
にあるものに限られる。このため、同期信号の入力後、
各プログラマブルセルに制御情報が供給されるまでの遅
延時間は、一定範囲内で抑えることができる。従って、
制御情報によってプログラマブルセル内部でメモリから
出力される構成情報を切り換えた場合でも、演算回路に
よる演算結果が得られるまでの時間を小さくすることが
できる。
れるプログラマブルセルは、同一のサブセルグループ内
にあるものに限られる。このため、同期信号の入力後、
各プログラマブルセルに制御情報が供給されるまでの遅
延時間は、一定範囲内で抑えることができる。従って、
制御情報によってプログラマブルセル内部でメモリから
出力される構成情報を切り換えた場合でも、演算回路に
よる演算結果が得られるまでの時間を小さくすることが
できる。
【００１８】なお、サブセルグループに制御回路が含ま
れるとした場合には、その制御回路は、例えば、次のよ
うな構成をとることができる。
れるとした場合には、その制御回路は、例えば、次のよ
うな構成をとることができる。
【００１９】［構成例１］ （１）前記サブ配線ネットワークの配線から供給された
制御情報に所定の演算を行う第２の演算回路と、該第２
の演算回路の演算結果の信号を保持し、外部から供給さ
れる同期信号に同期して出力する保持回路とを含む。
制御情報に所定の演算を行う第２の演算回路と、該第２
の演算回路の演算結果の信号を保持し、外部から供給さ
れる同期信号に同期して出力する保持回路とを含む。
【００２０】（２）上記（１）に加えて、予め所定の情
報が記憶される記憶回路と、該記憶回路に記憶されてい
る情報に従って、前記第２の演算回路の演算結果の信号
と前記保持回路が出力する信号とのいずれか一方を選択
して出力する選択回路とをさらに含む。
報が記憶される記憶回路と、該記憶回路に記憶されてい
る情報に従って、前記第２の演算回路の演算結果の信号
と前記保持回路が出力する信号とのいずれか一方を選択
して出力する選択回路とをさらに含む。
【００２１】（３）上記（２）の構成とした場合に、前
記第２の演算回路は、前記記憶回路に記憶されている情
報に従って、前記制御信号に対して所定の演算を行うも
のとする。
記第２の演算回路は、前記記憶回路に記憶されている情
報に従って、前記制御信号に対して所定の演算を行うも
のとする。
【００２２】［構成例２］ （１）少なくとも一部が互いに異なる前記制御用サブ配
線ネットワークの配線から供給される複数の制御情報グ
ループのいずれかの制御情報グループを選択して出力す
る選択回路と、前記選択回路から出力された信号を保持
し、外部から供給される同期信号に同期して出力する保
持回路とを含む。
線ネットワークの配線から供給される複数の制御情報グ
ループのいずれかの制御情報グループを選択して出力す
る選択回路と、前記選択回路から出力された信号を保持
し、外部から供給される同期信号に同期して出力する保
持回路とを含む。
【００２３】（２）前記制御回路は、予め複数の所定の
情報が記憶され、前記保持回路から出力された信号に従
って記憶されているうちのいずれかの情報を出力する記
憶回路をさらに含み、前記選択回路は、前記記憶回路か
らの出力情報に従って制御情報グループを選択して出力
する。
情報が記憶され、前記保持回路から出力された信号に従
って記憶されているうちのいずれかの情報を出力する記
憶回路をさらに含み、前記選択回路は、前記記憶回路か
らの出力情報に従って制御情報グループを選択して出力
する。
【００２４】
【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。
明の実施の形態について説明する。
【００２５】［第１の実施の形態］図１は、この実施の
形態にかかるプログラマブルデバイスの構成を示すブロ
ック図である。図示するように、このプログラマブルデ
バイスは、２次元アレイ状（マトリクス状）に配置され
た複数のプログラマブルセル１１と、プログラマブルセ
ル１１のそれぞれを取り囲むように配線され、それぞれ
複数の配線からなるデータ用サブ配線ネットワーク１３
及び制御用サブ配線ネットワーク１４から構成される配
線ネットワーク１２とから構成される。
形態にかかるプログラマブルデバイスの構成を示すブロ
ック図である。図示するように、このプログラマブルデ
バイスは、２次元アレイ状（マトリクス状）に配置され
た複数のプログラマブルセル１１と、プログラマブルセ
ル１１のそれぞれを取り囲むように配線され、それぞれ
複数の配線からなるデータ用サブ配線ネットワーク１３
及び制御用サブ配線ネットワーク１４から構成される配
線ネットワーク１２とから構成される。
【００２６】プログラマブルセル１１は、入力ポートと
してデータ入力部分１７及び制御部分１８と、出力ポー
トとして出力部分１９とを有する。データ入力部分１７
は、データ用サブ配線ネットワーク１３の全部または一
部に接続されている。接続部分１８は、制御用サブ配線
ネットワーク１４の全部または一部に接続されている。
出力部分１９は、データ用サブ配線ネットワーク１３及
び制御用サブ配線ネットワーク１４の全部または一部に
接続されている。
してデータ入力部分１７及び制御部分１８と、出力ポー
トとして出力部分１９とを有する。データ入力部分１７
は、データ用サブ配線ネットワーク１３の全部または一
部に接続されている。接続部分１８は、制御用サブ配線
ネットワーク１４の全部または一部に接続されている。
出力部分１９は、データ用サブ配線ネットワーク１３及
び制御用サブ配線ネットワーク１４の全部または一部に
接続されている。
【００２７】プログラマブルセル１１は、図２に示すよ
うに、複数の構成情報が書き込まれ、制御情報に従って
いずれかの構成情報が選択出力される内部メモリ１１１
と、ＡＮＤゲート、ＯＲゲート、ＮＯＴゲートなどによ
る組み合わせ論理回路１１２とを有する。メモリに書き
込まれた複数の構成情報は、制御用サブ配線ネットワー
ク１４から制御部分１８を介して入力される制御情報に
従って、そのうちのいずれかが出力されるようになって
いる。
うに、複数の構成情報が書き込まれ、制御情報に従って
いずれかの構成情報が選択出力される内部メモリ１１１
と、ＡＮＤゲート、ＯＲゲート、ＮＯＴゲートなどによ
る組み合わせ論理回路１１２とを有する。メモリに書き
込まれた複数の構成情報は、制御用サブ配線ネットワー
ク１４から制御部分１８を介して入力される制御情報に
従って、そのうちのいずれかが出力されるようになって
いる。
【００２８】すなわち、プログラマブルセル１１は、制
御部分１８からの制御情報に従って出力された構成情報
と、データ用サブ配線ネットワーク１３からデータ入力
部分１７を介して入力される入力情報とを、組み合わせ
論理回路１１２にて論理演算してその演算結果を出力部
分１９を介してデータ用サブ配線ネットワーク１３また
は制御用サブ配線ネットワーク１４に出力する。
御部分１８からの制御情報に従って出力された構成情報
と、データ用サブ配線ネットワーク１３からデータ入力
部分１７を介して入力される入力情報とを、組み合わせ
論理回路１１２にて論理演算してその演算結果を出力部
分１９を介してデータ用サブ配線ネットワーク１３また
は制御用サブ配線ネットワーク１４に出力する。
【００２９】なお、データ用サブ配線ネットワーク１３
を構成する配線の少なくとも一部、及び制御用サブ配線
ネットワーク１４を構成する配線の少なくとも一部は、
外部接続端子（図示せず）を通じてこのプログラマブル
セルの外部と接続されており、これらの外部接続端子か
ら各プログラマブルセル１１へ入力情報と制御情報とが
入力される。また、プログラマブルセル１１の内部メモ
リ１１１には、例えば、初期化時などに構成情報が書き
込まれる。
を構成する配線の少なくとも一部、及び制御用サブ配線
ネットワーク１４を構成する配線の少なくとも一部は、
外部接続端子（図示せず）を通じてこのプログラマブル
セルの外部と接続されており、これらの外部接続端子か
ら各プログラマブルセル１１へ入力情報と制御情報とが
入力される。また、プログラマブルセル１１の内部メモ
リ１１１には、例えば、初期化時などに構成情報が書き
込まれる。
【００３０】以下、この実施の形態にかかるプログラマ
ブルデバイスの動作について、説明する。以下に説明す
る動作の前提として、プログラマブルセル１１の内部メ
モリ１１１には、複数の構成情報がすでに書き込まれて
いるものとする。
ブルデバイスの動作について、説明する。以下に説明す
る動作の前提として、プログラマブルセル１１の内部メ
モリ１１１には、複数の構成情報がすでに書き込まれて
いるものとする。
【００３１】まず、外部接続端子から制御用サブ配線ネ
ットワーク１４、制御部分１８を通じて、プログラマブ
ルセルの外部から制御情報を入力する。これにより、制
御部分１８が外部接続端子のみに接続されている制御用
サブ配線ネットワーク１４の配線に接続されているプロ
グラマブルセル１１では、その制御情報に従って内部メ
モリ１１１に書き込まれている構成情報からいずれかの
構成情報が出力される（動作１）。
ットワーク１４、制御部分１８を通じて、プログラマブ
ルセルの外部から制御情報を入力する。これにより、制
御部分１８が外部接続端子のみに接続されている制御用
サブ配線ネットワーク１４の配線に接続されているプロ
グラマブルセル１１では、その制御情報に従って内部メ
モリ１１１に書き込まれている構成情報からいずれかの
構成情報が出力される（動作１）。
【００３２】また、外部接続端子からデータ用サブ配線
ネットワーク１３、データ入力部分１７を通じて、プロ
グラマブルセルの外部から入力情報を入力する。これに
より、動作１で構成情報が出力され、かつデータ入力部
分１７が外部接続端子のみに接続されているデータ用配
線ネットワーク１３の配線に接続されているプログラマ
ブルセル１１では、組み合わせ論理回路１１２によって
入力情報と構成情報とが論理演算され、その論理演算の
結果が出力部分１９からデータ用サブ配線ネットワーク
１３の配線、または制御用サブ配線ネットワーク１４の
配線に出力される（動作２）。
ネットワーク１３、データ入力部分１７を通じて、プロ
グラマブルセルの外部から入力情報を入力する。これに
より、動作１で構成情報が出力され、かつデータ入力部
分１７が外部接続端子のみに接続されているデータ用配
線ネットワーク１３の配線に接続されているプログラマ
ブルセル１１では、組み合わせ論理回路１１２によって
入力情報と構成情報とが論理演算され、その論理演算の
結果が出力部分１９からデータ用サブ配線ネットワーク
１３の配線、または制御用サブ配線ネットワーク１４の
配線に出力される（動作２）。
【００３３】次に、動作２によって論理演算の結果が確
定した制御用サブ配線ネットワーク１３の配線（及び外
部接続端子に接続されている制御用サブ配線ネットワー
ク１３の配線）に制御部分１８が接続されているプログ
ラマブルセル１１では、制御部分１８からの制御情報が
確定される。そして、このようなプログラマブルセル１
１では、その制御情報に従って内部メモリ１１１に書き
込まれている構成情報からいずれかの構成情報が出力さ
れる（動作３）。
定した制御用サブ配線ネットワーク１３の配線（及び外
部接続端子に接続されている制御用サブ配線ネットワー
ク１３の配線）に制御部分１８が接続されているプログ
ラマブルセル１１では、制御部分１８からの制御情報が
確定される。そして、このようなプログラマブルセル１
１では、その制御情報に従って内部メモリ１１１に書き
込まれている構成情報からいずれかの構成情報が出力さ
れる（動作３）。
【００３４】また、動作３までで確定した構成情報が出
力され、かつ動作２によって論理演算の結果が確定した
データ用サブ配線ネットワーク１４の配線（及び外部接
続端子に接続されている制御用サブ配線ネットワーク１
４の配線）にデータ入力部分１７が接続されているプロ
グラマブルセル１１では、組み合わせ論理回路１１２に
よって入力情報と構成情報とが論理演算され、その論理
演算の結果が出力部分１９からデータ用サブ配線ネット
ワーク１３の配線、または制御用サブ配線ネットワーク
１４の配線に出力される（動作４）。
力され、かつ動作２によって論理演算の結果が確定した
データ用サブ配線ネットワーク１４の配線（及び外部接
続端子に接続されている制御用サブ配線ネットワーク１
４の配線）にデータ入力部分１７が接続されているプロ
グラマブルセル１１では、組み合わせ論理回路１１２に
よって入力情報と構成情報とが論理演算され、その論理
演算の結果が出力部分１９からデータ用サブ配線ネット
ワーク１３の配線、または制御用サブ配線ネットワーク
１４の配線に出力される（動作４）。
【００３５】以下、動作３、動作４と同様の動作が、す
べてのプログラマブルセル１１において入力される入力
情報、制御情報が確定するまで繰り返され、それぞれの
プログラマブルセル１１の出力部分１８から組み合わせ
論理回路１１２による演算結果が出力されていく。
べてのプログラマブルセル１１において入力される入力
情報、制御情報が確定するまで繰り返され、それぞれの
プログラマブルセル１１の出力部分１８から組み合わせ
論理回路１１２による演算結果が出力されていく。
【００３６】以上説明したように、この実施の形態にか
かるプログラマブルデバイスでは、各プログラマブルセ
ル１１の内部メモリ１１１から選択出力される構成情報
は、制御用配線ネットワーク１３から制御部分１８を介
して入力される制御情報に従って決められる。このた
め、構成情報をビット毎に細かく制御する必要はないの
で、構成情報を制御するための制御情報を各プログラマ
ブルセル１１に入力するための制御用サブ配線ネットワ
ーク１３の配線数は少なくて済むようになる。
かるプログラマブルデバイスでは、各プログラマブルセ
ル１１の内部メモリ１１１から選択出力される構成情報
は、制御用配線ネットワーク１３から制御部分１８を介
して入力される制御情報に従って決められる。このた
め、構成情報をビット毎に細かく制御する必要はないの
で、構成情報を制御するための制御情報を各プログラマ
ブルセル１１に入力するための制御用サブ配線ネットワ
ーク１３の配線数は少なくて済むようになる。
【００３７】一方、制御部分１８から入力する制御情報
によって、プログラマブルセル１１がそれぞれ有する内
部メモリ１１１に書き込まれている複数の構成情報か
ら、所望の構成情報を選択出力することが可能となる。
従って、この実施の形態にかかるプログラマブルセル１
１では、構成情報の柔軟な制御を可能としながら、その
ための配線による面積を小さくすることができ、配線数
が少ないことより電力消費を小さくすることができる。
によって、プログラマブルセル１１がそれぞれ有する内
部メモリ１１１に書き込まれている複数の構成情報か
ら、所望の構成情報を選択出力することが可能となる。
従って、この実施の形態にかかるプログラマブルセル１
１では、構成情報の柔軟な制御を可能としながら、その
ための配線による面積を小さくすることができ、配線数
が少ないことより電力消費を小さくすることができる。
【００３８】［第２の実施の形態］図３は、この実施の
形態にかかるプログラマブルデバイスの構成を示すブロ
ック図である。図示するように、このプログラマブルデ
バイスは、２×２個のプログラマブルセル１１でサブセ
ルアレイ２１が構成されており、同一のサブセルアレイ
２１内のプログラマブルセル１１の制御部分１８は、共
通制御部分２９を介して制御用サブ配線ネットワーク１
４に接続されている。他の構成は、第１の実施の形態に
かかるプログラマブルデバイスと実質的に同一である。
形態にかかるプログラマブルデバイスの構成を示すブロ
ック図である。図示するように、このプログラマブルデ
バイスは、２×２個のプログラマブルセル１１でサブセ
ルアレイ２１が構成されており、同一のサブセルアレイ
２１内のプログラマブルセル１１の制御部分１８は、共
通制御部分２９を介して制御用サブ配線ネットワーク１
４に接続されている。他の構成は、第１の実施の形態に
かかるプログラマブルデバイスと実質的に同一である。
【００３９】以下、この実施の形態にかかるプログラマ
ブルデバイスの動作について、説明する。この実施の形
態にかかるプログラマブルデバイスの動作は、第１の実
施の形態の場合とほぼ同一である。但し、１つの共通制
御部分２９に接続されたサブセルアレイ２１内のプログ
ラマブルセル１１では、制御用サブ配線ネットワーク１
４の同一の配線から制御情報が入力されることとなり、
内部メモリ１１２から選択出力される構成情報が同時に
確定することとなる。
ブルデバイスの動作について、説明する。この実施の形
態にかかるプログラマブルデバイスの動作は、第１の実
施の形態の場合とほぼ同一である。但し、１つの共通制
御部分２９に接続されたサブセルアレイ２１内のプログ
ラマブルセル１１では、制御用サブ配線ネットワーク１
４の同一の配線から制御情報が入力されることとなり、
内部メモリ１１２から選択出力される構成情報が同時に
確定することとなる。
【００４０】以上説明したように、この実施の形態にか
かるプログラマブルデバイスでは、同時に構成情報を切
り換える必要がある、同一のサブセルアレイ２１内のプ
ログラマブルセル１１の制御部分１８は、共通制御部分
２９を介して制御用サブ配線ネットワーク１４の同一の
配線に接続されることとなる。このため、通常、プログ
ラマブルデバイスで要求されるような、複数のプログラ
マブルセル１１を単位として内部で選択出力される構成
情報を切り換えるために、必要となる制御用サブ配線ネ
ットワーク１４の配線数を少なくすることができる。従
って、プログラマブルセルを小面積、低消費電力に構成
することが可能となる。
かるプログラマブルデバイスでは、同時に構成情報を切
り換える必要がある、同一のサブセルアレイ２１内のプ
ログラマブルセル１１の制御部分１８は、共通制御部分
２９を介して制御用サブ配線ネットワーク１４の同一の
配線に接続されることとなる。このため、通常、プログ
ラマブルデバイスで要求されるような、複数のプログラ
マブルセル１１を単位として内部で選択出力される構成
情報を切り換えるために、必要となる制御用サブ配線ネ
ットワーク１４の配線数を少なくすることができる。従
って、プログラマブルセルを小面積、低消費電力に構成
することが可能となる。
【００４１】［第３の実施の形態］図４は、この実施の
形態にかかるプログラマブルデバイスの構成を示すブロ
ック図である。図示するように、このプログラマブルデ
バイスは、サブセルアレイ２１の共通制御部分２９は、
制御回路３１に接続されており、プログラマブルセル１
１の制御部分１８は、共通制御部分２９、制御回路３１
を介して制御用サブ配線ネットワーク１４に接続されて
いる。また、制御回路３１には、図示せぬ配線を介して
同期信号（が供給される。他の構成は、第２の実施の形
態にかかるプログラマブルデバイス（図３）と実質的に
同一である。
形態にかかるプログラマブルデバイスの構成を示すブロ
ック図である。図示するように、このプログラマブルデ
バイスは、サブセルアレイ２１の共通制御部分２９は、
制御回路３１に接続されており、プログラマブルセル１
１の制御部分１８は、共通制御部分２９、制御回路３１
を介して制御用サブ配線ネットワーク１４に接続されて
いる。また、制御回路３１には、図示せぬ配線を介して
同期信号（が供給される。他の構成は、第２の実施の形
態にかかるプログラマブルデバイス（図３）と実質的に
同一である。
【００４２】次に、図４の制御回路３１について、説明
する。図５は、制御回路３１の構成を示すブロック図で
ある。図示するように、制御回路３１は、サブ制御回路
４１と、記憶回路４２と、保持回路４３と、選択回路４
４とから構成されている。
する。図５は、制御回路３１の構成を示すブロック図で
ある。図示するように、制御回路３１は、サブ制御回路
４１と、記憶回路４２と、保持回路４３と、選択回路４
４とから構成されている。
【００４３】サブ制御回路４１は、ＡＮＤゲート、ＯＲ
ゲート、ＮＯＴゲートなどによる組み合わせ論理回路に
よって構成され、制御用サブ配線ネットワーク１４の配
線からの制御情報と、記憶回路４２に記憶されている記
憶情報とを論理演算し、その演算結果を保持回路４３と
選択回路４４とに出力する。
ゲート、ＮＯＴゲートなどによる組み合わせ論理回路に
よって構成され、制御用サブ配線ネットワーク１４の配
線からの制御情報と、記憶回路４２に記憶されている記
憶情報とを論理演算し、その演算結果を保持回路４３と
選択回路４４とに出力する。
【００４４】記憶回路４２は、サブ制御回路４１及び選
択回路４４を制御する情報を記憶するもので、その記憶
情報は、例えば、各プログラマブルセル１１の内部メモ
リ１１１に保持されている構成情報と同様に、初期化時
などにおいて予め書き込まれる。
択回路４４を制御する情報を記憶するもので、その記憶
情報は、例えば、各プログラマブルセル１１の内部メモ
リ１１１に保持されている構成情報と同様に、初期化時
などにおいて予め書き込まれる。
【００４５】保持回路４３は、フリップフロップなどに
よって構成され、サブ制御回路４１からの出力信号を保
持し、その保持信号を同期信号４７の入力タイミングに
同期して選択回路４４に出力する。また、同期信号４７
の次の入力タイミングまでは、出力信号の状態を維持す
る。
よって構成され、サブ制御回路４１からの出力信号を保
持し、その保持信号を同期信号４７の入力タイミングに
同期して選択回路４４に出力する。また、同期信号４７
の次の入力タイミングまでは、出力信号の状態を維持す
る。
【００４６】選択回路４４は、記憶回路４２に記憶され
ている記憶情報に従って、サブ制御回路４１の出力信号
と保持回路４３の出力信号とのいずれか一方を選択して
出力する。
ている記憶情報に従って、サブ制御回路４１の出力信号
と保持回路４３の出力信号とのいずれか一方を選択して
出力する。
【００４７】以下、この実施の形態にかかるプログラマ
ブルデバイスの動作について、説明する。ここでも、動
作の前提として、プログラマブルセル１１の内部メモリ
１１１には複数の構成情報が、制御回路３１の記憶回路
４２にはサブ制御回路４１の出力信号が入力信号と同一
となり、かつサブ制御回路４１を選択出力する記憶情報
が、それぞれすでに書き込まれているものとする。
ブルデバイスの動作について、説明する。ここでも、動
作の前提として、プログラマブルセル１１の内部メモリ
１１１には複数の構成情報が、制御回路３１の記憶回路
４２にはサブ制御回路４１の出力信号が入力信号と同一
となり、かつサブ制御回路４１を選択出力する記憶情報
が、それぞれすでに書き込まれているものとする。
【００４８】制御回路３１が外部接続端子と接続された
制御用サブ配線ネットワーク１４の配線のみに接続され
ているサブセルアレイ２１に存在するプログラマブルセ
ル１１の内部メモリ１１１から出力される構成情報を切
り換える場合、まず、外部接続端子から供給する制御情
報を切り換える。すると、この切り換えられた制御信号
は、制御回路３１において、まず、サブ制御回路４１に
入力される。
制御用サブ配線ネットワーク１４の配線のみに接続され
ているサブセルアレイ２１に存在するプログラマブルセ
ル１１の内部メモリ１１１から出力される構成情報を切
り換える場合、まず、外部接続端子から供給する制御情
報を切り換える。すると、この切り換えられた制御信号
は、制御回路３１において、まず、サブ制御回路４１に
入力される。
【００４９】すると、サブ制御回路４１からは、制御用
サブ配線ネットワーク１４から入力された制御情報と同
じ制御情報が出力され、保持回路４３と選択回路４４と
に供給される。しかし、この時点において同期信号４７
が保持信号４３に入力されていないので、選択回路４４
からは保持回路４３に保持されている制御情報、すなわ
ち外部接続端子からの制御情報の切り換え前の制御情報
が、選択回路４４によって選択出力される。そして、共
通制御部分２９を介してサブセルアレイ２１内のプログ
ラマブルセル１１に供給される。
サブ配線ネットワーク１４から入力された制御情報と同
じ制御情報が出力され、保持回路４３と選択回路４４と
に供給される。しかし、この時点において同期信号４７
が保持信号４３に入力されていないので、選択回路４４
からは保持回路４３に保持されている制御情報、すなわ
ち外部接続端子からの制御情報の切り換え前の制御情報
が、選択回路４４によって選択出力される。そして、共
通制御部分２９を介してサブセルアレイ２１内のプログ
ラマブルセル１１に供給される。
【００５０】次に、保持回路４３に、同期信号４７の入
力があったとする。この場合、保持回路４３から出力さ
れる制御情報は、外部接続端子からの制御情報が切り換
えられた後のものとなり、選択回路４４によって選択出
力される。そして、共通制御部分２９を介してサブセル
アレイ２１内のプログラマブルセル１１に供給される。
力があったとする。この場合、保持回路４３から出力さ
れる制御情報は、外部接続端子からの制御情報が切り換
えられた後のものとなり、選択回路４４によって選択出
力される。そして、共通制御部分２９を介してサブセル
アレイ２１内のプログラマブルセル１１に供給される。
【００５１】ここで、切り換え後の新たな制御情報が制
御回路３１から分配されるプログラマブルセル１１は、
同一のサブセルアレイ２１内に存在する４つだけに限ら
れている。従って、制御回路３１から出力される制御情
報が切り換わったとき、大きな遅延時間を生じることな
く、プログラマブルセル１１のそれぞれに入力され、内
部メモリ１１１から出力される構成情報が切り換えら
れ、組み合わせ論理回路１１２に供給される。
御回路３１から分配されるプログラマブルセル１１は、
同一のサブセルアレイ２１内に存在する４つだけに限ら
れている。従って、制御回路３１から出力される制御情
報が切り換わったとき、大きな遅延時間を生じることな
く、プログラマブルセル１１のそれぞれに入力され、内
部メモリ１１１から出力される構成情報が切り換えら
れ、組み合わせ論理回路１１２に供給される。
【００５２】なお、制御回路３１が他のプログラマブル
セル１１の出力部分１９を接続された制御用サブ配線ネ
ットワーク１４の配線にも接続されているサブセルアレ
イ２１に存在するプログラマブルセル１１の内部メモリ
１１１から出力される構成情報を切り換える場合は、外
部接続端子からの制御情報の入力のときを当該配線のす
べてが切り換わったときとして置き換えれば、上記と同
様に動作させることができる。
セル１１の出力部分１９を接続された制御用サブ配線ネ
ットワーク１４の配線にも接続されているサブセルアレ
イ２１に存在するプログラマブルセル１１の内部メモリ
１１１から出力される構成情報を切り換える場合は、外
部接続端子からの制御情報の入力のときを当該配線のす
べてが切り換わったときとして置き換えれば、上記と同
様に動作させることができる。
【００５３】この場合、制御情報が切り換わるまでの過
渡期においては、サブ制御回路４１からの出力信号が外
部接続端子からの制御情報が入力される前と同じ演算結
果を出力するように、記憶回路４２に記憶させる記憶情
報、及びサブ制御回路４１の組み合わせ論理回路を設定
しておけばよい。
渡期においては、サブ制御回路４１からの出力信号が外
部接続端子からの制御情報が入力される前と同じ演算結
果を出力するように、記憶回路４２に記憶させる記憶情
報、及びサブ制御回路４１の組み合わせ論理回路を設定
しておけばよい。
【００５４】以上説明したように、この実施の形態にか
かるプログラマブルデバイスでは、同期信号４７が保持
回路４３に入力されて、制御回路３１から出力される制
御情報が切り換わったときに、当該切り換え後の制御情
報がプログラマブルセル１１に入力されるまでに大きな
遅延時間が生じることなく、プログラマブルセル１１の
内部メモリ１１１から出力される構成情報が切り換えら
れる。このため、構成情報の切り換え時において、組み
合わせ論理回路１１２での演算結果を得るまでの時間を
小さくすることができる。
かるプログラマブルデバイスでは、同期信号４７が保持
回路４３に入力されて、制御回路３１から出力される制
御情報が切り換わったときに、当該切り換え後の制御情
報がプログラマブルセル１１に入力されるまでに大きな
遅延時間が生じることなく、プログラマブルセル１１の
内部メモリ１１１から出力される構成情報が切り換えら
れる。このため、構成情報の切り換え時において、組み
合わせ論理回路１１２での演算結果を得るまでの時間を
小さくすることができる。
【００５５】［第４の実施の形態］この実施の形態にか
かるプログラマブルデバイスの構成は、第３の実施の形
態で示したもの（図４）と実質的に同一である。但し、
この実施の形態にかかるプログラマブルデバイスでは、
制御回路３１の構成が第３の実施の形態のものと異な
る。
かるプログラマブルデバイスの構成は、第３の実施の形
態で示したもの（図４）と実質的に同一である。但し、
この実施の形態にかかるプログラマブルデバイスでは、
制御回路３１の構成が第３の実施の形態のものと異な
る。
【００５６】図６は、この実施の形態に適用される制御
回路３１の構成を示すブロック図である。図示するよう
に、この実施の形態において、制御回路３１は、選択回
路５１と、フリップフロップ５２と、デコーダ回路５３
と、記憶回路５４とから構成されている。
回路３１の構成を示すブロック図である。図示するよう
に、この実施の形態において、制御回路３１は、選択回
路５１と、フリップフロップ５２と、デコーダ回路５３
と、記憶回路５４とから構成されている。
【００５７】選択回路５１は、制御用サブ配線ネットワ
ーク１４の第１の配線グループと第２配線グループとか
ら入力される制御情報のうち、記憶回路５４から出力さ
れる記憶情報に従っていずれかの制御情報を選択して出
力する。なお、図では、制御用サブ配線ネットワーク１
４の第１の配線グループと第２の配線グループとは完全
に別になっているが、一部に重複する部分があっても構
わない。
ーク１４の第１の配線グループと第２配線グループとか
ら入力される制御情報のうち、記憶回路５４から出力さ
れる記憶情報に従っていずれかの制御情報を選択して出
力する。なお、図では、制御用サブ配線ネットワーク１
４の第１の配線グループと第２の配線グループとは完全
に別になっているが、一部に重複する部分があっても構
わない。
【００５８】フリップフロップ５２は、選択回路５１の
出力信号のビット数分のＤフリップフロップからなり、
クロック信号５９に同期して選択回路５１の出力信号を
デコーダ回路５３と共通制御部分２９とに出力する。フ
リップフロップ５２は、クロック信号５９の次の入力タ
イミングまでは、その出力信号の状態を維持する。
出力信号のビット数分のＤフリップフロップからなり、
クロック信号５９に同期して選択回路５１の出力信号を
デコーダ回路５３と共通制御部分２９とに出力する。フ
リップフロップ５２は、クロック信号５９の次の入力タ
イミングまでは、その出力信号の状態を維持する。
【００５９】デコーダ回路５３は、フリップフロップ５
２の出力信号をデコードし、記憶回路５４に記憶されて
いる記憶情報を選択出力させる。
２の出力信号をデコードし、記憶回路５４に記憶されて
いる記憶情報を選択出力させる。
【００６０】記憶回路５４は、例えば、初期化時などに
おいてそれぞれ記憶情報が書き込まれる複数のメモリセ
ルを有し、デコーダ回路５３のデコード結果に従ってい
ずれかのメモリセルに書き込まれている記憶情報を選択
出力する。
おいてそれぞれ記憶情報が書き込まれる複数のメモリセ
ルを有し、デコーダ回路５３のデコード結果に従ってい
ずれかのメモリセルに書き込まれている記憶情報を選択
出力する。
【００６１】以上の構成により、この実施の形態におい
ても、制御回路３１から共通制御部分２９に出力される
制御情報は、クロック信号５９に同期して切り換えられ
る。そして、この切り換え後の制御情報が分配されるプ
ログラマブルセル１１の範囲についても、同一のサブセ
ルアレイ２９内にあるものに限られる。従って、制御回
路３１を、この実施の形態のような構成としても、構成
情報の切り換え時において、組み合わせ論理回路１１２
での演算結果を得るまでの時間を小さくすることができ
る。
ても、制御回路３１から共通制御部分２９に出力される
制御情報は、クロック信号５９に同期して切り換えられ
る。そして、この切り換え後の制御情報が分配されるプ
ログラマブルセル１１の範囲についても、同一のサブセ
ルアレイ２９内にあるものに限られる。従って、制御回
路３１を、この実施の形態のような構成としても、構成
情報の切り換え時において、組み合わせ論理回路１１２
での演算結果を得るまでの時間を小さくすることができ
る。
【００６２】［実施の形態の変形］本発明は、上記の第
１〜第４の実施の形態に限られず、種々の変形、応用が
可能である。以下、本発明に適用可能な上記の実施の形
態の変形態様について、説明する。
１〜第４の実施の形態に限られず、種々の変形、応用が
可能である。以下、本発明に適用可能な上記の実施の形
態の変形態様について、説明する。
【００６３】上記の第１〜第４の実施の形態では、プロ
グラマブルセル１１への入力情報は、データ用サブ配線
ネットワーク１３及び制御用サブ配線ネットワーク１４
から、それぞれデータ入力部分１７及び制御部分１８を
介して入力されるものとしていた。しかしながら、隣接
するプログラマブルセル１１同士を専用線で接続し、あ
るプログラマブルセル１１への入力情報および／または
制御情報を他のプログラマブルセル１１から直接入力す
るものとしてもよい。
グラマブルセル１１への入力情報は、データ用サブ配線
ネットワーク１３及び制御用サブ配線ネットワーク１４
から、それぞれデータ入力部分１７及び制御部分１８を
介して入力されるものとしていた。しかしながら、隣接
するプログラマブルセル１１同士を専用線で接続し、あ
るプログラマブルセル１１への入力情報および／または
制御情報を他のプログラマブルセル１１から直接入力す
るものとしてもよい。
【００６４】上記の第１〜第４の実施の形態では、複数
のプログラマブルセル１１は、概略四角形形状に形成さ
れ、マトリクス状に配列するものとしていた。しかしな
がら、本発明はこれに限られず、例えば、概略正六角形
形状に形成されたプログラマブルセルをハニカム状に配
列し、これらハニカム上に配列されたプログラマブルセ
ルの周囲に、データ用サブ配線ネットワーク、制御用サ
ブ配線ネットワークを張り巡らすという構成としてもよ
い。
のプログラマブルセル１１は、概略四角形形状に形成さ
れ、マトリクス状に配列するものとしていた。しかしな
がら、本発明はこれに限られず、例えば、概略正六角形
形状に形成されたプログラマブルセルをハニカム状に配
列し、これらハニカム上に配列されたプログラマブルセ
ルの周囲に、データ用サブ配線ネットワーク、制御用サ
ブ配線ネットワークを張り巡らすという構成としてもよ
い。
【００６５】上記の第２〜第４の実施の形態では、サブ
セルアレイ２１は、２×２個のプログラマブルセル１１
から構成され、サブセルアレイ２１内の各プログラマブ
ルセル１１の制御部分１８に共通制御部分２９が接続さ
れるものとしていた。しかしながら、本発明において、
サブセルアレイは、ｍ×ｎ個（ｍ、ｎは、１以上の任意
の整数）のプログラマブルセルによって構成してもよ
い。また、サブセルアレイは、上記したようなマトリク
ス構成としなくてもよく、その構成方法は任意である。
さらには、１つのプログラマブルデバイス内のサブセル
アレイについて、それぞれを構成するプログラマブルセ
ルの数が異なっていても構わない。
セルアレイ２１は、２×２個のプログラマブルセル１１
から構成され、サブセルアレイ２１内の各プログラマブ
ルセル１１の制御部分１８に共通制御部分２９が接続さ
れるものとしていた。しかしながら、本発明において、
サブセルアレイは、ｍ×ｎ個（ｍ、ｎは、１以上の任意
の整数）のプログラマブルセルによって構成してもよ
い。また、サブセルアレイは、上記したようなマトリク
ス構成としなくてもよく、その構成方法は任意である。
さらには、１つのプログラマブルデバイス内のサブセル
アレイについて、それぞれを構成するプログラマブルセ
ルの数が異なっていても構わない。
【００６６】上記の第３、第４の実施の形態では、それ
ぞれに制御回路３１を示し、その構成、動作について説
明した。しかしながら、制御回路３１の構成は、これら
に限られるものではない。すなわち、制御用サブ配線ネ
ットワーク１４の配線から供給された制御情報（或いは
これに対して所定の演算を行った情報）を保持し、これ
を外部から供給される同期信号に同期して出力してサブ
セルアレイ２９内のプログラマブルセル１１に供給する
機能を有するのであれば、制御回路３１の構成は任意で
ある。
ぞれに制御回路３１を示し、その構成、動作について説
明した。しかしながら、制御回路３１の構成は、これら
に限られるものではない。すなわち、制御用サブ配線ネ
ットワーク１４の配線から供給された制御情報（或いは
これに対して所定の演算を行った情報）を保持し、これ
を外部から供給される同期信号に同期して出力してサブ
セルアレイ２９内のプログラマブルセル１１に供給する
機能を有するのであれば、制御回路３１の構成は任意で
ある。
【００６７】
【発明の効果】以上説明したように、本発明によれば、
構成情報の柔軟な制御を可能としながら、プログラマブ
ルデバイスを小面積、低消費電力に構成することができ
る。また、複数のプログラマブルセルでサブセルグルー
プを構成することによって、さらに小面積、低消費電力
のプログラマブルデバイスとすることができる。
構成情報の柔軟な制御を可能としながら、プログラマブ
ルデバイスを小面積、低消費電力に構成することができ
る。また、複数のプログラマブルセルでサブセルグルー
プを構成することによって、さらに小面積、低消費電力
のプログラマブルデバイスとすることができる。
【００６８】また、外部からの同期信号に同期して保持
した情報をプログラマブルセルに供給する制御回路をサ
ブセルグループに含めることによって、構成情報の切り
換え時における演算時間が小さいプログラマブルデバイ
スを構成することができる。
した情報をプログラマブルセルに供給する制御回路をサ
ブセルグループに含めることによって、構成情報の切り
換え時における演算時間が小さいプログラマブルデバイ
スを構成することができる。
【図１】本発明の第１の実施の形態にかかるプログラマ
ブルデバイスの構成を示すブロック図である。
ブルデバイスの構成を示すブロック図である。
【図２】図１のプログラマブルセルの構成を示すブロッ
ク図である。
ク図である。
【図３】本発明の第２の実施の形態にかかるプログラマ
ブルデバイスの構成を示すブロック図である。
ブルデバイスの構成を示すブロック図である。
【図４】本発明の第３の実施の形態にかかるプログラマ
ブルデバイスの構成を示すブロック図である。
ブルデバイスの構成を示すブロック図である。
【図５】図４の制御回路の構成を詳細に示すブロック図
である。
である。
【図６】本発明の第４の実施の形態に適用される制御回
路の構成の具体例を示すブロック図である。
路の構成の具体例を示すブロック図である。
１１ プログラマブルセル １２ 配線ネットワーク １３ データ用サブ配線ネットワーク １４ 制御用サブ配線ネットワーク １７ データ入力部分 １８ 制御部分 １９ 出力部分 ２１ サブセルアレイ ２９ 共通制御部分 ３１ 制御回路 ４１ サブ制御回路 ４２ 記憶回路 ４３ 保持回路 ４４ 選択回路 ４７ 同期信号 ５１ 選択回路 ５２ フリップフロップ ５３ デコーダ回路 ５４ 記憶回路 ５９ クロック信号 １１１ 内部メモリ １１２ 組み合わせ論理回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本村 真人 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5J042 AA10 BA01 BA02 BA04 CA00 CA15 CA20 CA22 CA23 CA27 DA01 DA02 DA03
Claims (8)
- 【請求項１】制御情報に従っていずれかが選択出力され
る複数の構成情報を記憶するメモリと、該メモリから選
択出力された構成情報と外部から入力された入力情報と
を演算する第１の演算回路とを備える複数のプログラマ
ブルセルと、 前記複数のプログラマブルセルの周囲に配置された複数
の配線からなり、各配線に外部または前記複数のプログ
ラマブルセルのいずれかの第１の演算回路から信号が入
力され、各配線に入力された該信号を前記複数のプログ
ラマブルセルのいずれか１つ以上の第１の演算回路に供
給するデータ用サブ配線ネットワークと、 前記複数のプログラマブルセルの周囲に配置された複数
の配線からなり、各配線に外部または前記複数のプログ
ラマブルセルのいずれかの第１の演算回路から信号が入
力され、各配線に入力された該信号を前記複数のプログ
ラマブルセルのいずれか１つ以上に前記制御情報として
供給する制御用サブ配線ネットワークとを備えることを
特徴とするプログラマブルデバイス。 - 【請求項２】前記複数のプログラマブルセルは、そのう
ちの一部であって複数のプログラマブルセルから構成さ
れる１つ以上のサブセルグループを含み、 同一のサブセルグループに含まれるプログラマブルセル
には、それぞれ前記制御用サブ配線ネットワークの同一
の配線から前記制御情報が供給されることを特徴とする
請求項１に記載のプログラマブルデバイス。 - 【請求項３】前記サブセルグループは、前記サブ配線ネ
ットワークの配線から供給された制御情報を保持し、そ
れぞれ外部から供給される同期信号に同期して保持した
制御情報を該サブセルグループに含まれるプログラマブ
ルセルに供給する制御回路を含むことを特徴とする請求
項２に記載のプログラマブルデバイス。 - 【請求項４】前記制御回路は、前記サブ配線ネットワー
クの配線から供給された制御情報に所定の演算を行う第
２の演算回路と、該第２の演算回路の演算結果の信号を
保持し、外部から供給される同期信号に同期して出力す
る保持回路とを含むことを特徴とする請求項３に記載の
プログラマブルデバイス。 - 【請求項５】前記制御回路は、予め所定の情報が記憶さ
れる記憶回路と、該記憶回路に記憶されている情報に従
って、前記第２の演算回路の演算結果の信号と前記保持
回路が出力する信号とのいずれか一方を選択して出力す
る選択回路とをさらに含むことを特徴とする請求項４に
記載のプログラマブルデバイス。 - 【請求項６】前記第２の演算回路は、前記記憶回路に記
憶されている情報に従って、前記制御信号に対して所定
の演算を行うことを特徴とする請求項５に記載のプログ
ラマブルデバイス。 - 【請求項７】前記制御回路は、少なくとも一部が互いに
異なる前記制御用サブ配線ネットワークの配線から供給
される複数の制御情報グループのいずれかの制御情報グ
ループを選択して出力する選択回路と、前記選択回路か
ら出力された信号を保持し、外部から供給される同期信
号に同期して出力する保持回路とを含むことを特徴とす
る請求項３に記載のプログラマブルデバイス。 - 【請求項８】前記制御回路は、予め複数の所定の情報が
記憶され、前記保持回路から出力された信号に従って記
憶されているうちのいずれかの情報を出力する記憶回路
をさらに含み、前記選択回路は、前記記憶回路からの出
力情報に従って制御情報グループを選択して出力するこ
とを特徴とする請求項７に記載のプログラマブルデバイ
ス。
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2000
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