JP2004133781A - アレイ型プロセッサ - Google Patents
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Abstract
【解決手段】個々にデータ設定される命令コードに対応してデータ処理を個々に実行するとともに相互の接続関係を切換制御する多数のプロセッサエレメント102が行列形状に配列されており、これら多数のプロセッサエレメント102の命令コードを状態管理部101で順次切り換える。ただし、状態管理部101が相互通信して連携動作する複数からなり、これと同数のエレメント領域105に多数のプロセッサエレメント102が区分されている。複数のエレメント領域105ごとに複数の状態管理部101が個々に配置されてプロセッサエレメント102に接続されているので、小規模な複数の状態遷移を複数の状態管理部101で個別に管理することや、大規模な一つの状態遷移を複数の状態管理部101で協調して管理することを、実行できる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、データ処理を個々に実行するとともに相互の接続関係を切換制御する多数のプロセッサエレメントが行列形状に配列されており、これら多数のプロセッサエレメントを状態管理部で動作制御するアレイ型プロセッサに関する。
【0002】
【従来の技術】
現在、各種のデータ処理を自在に実行できるプロセッサユニットとしては、いわゆるCPU(Central Processing Unit)やMPU(Micro Processor Unit)と呼称される製品が実用化されている。
【0003】
このようなプロセッサユニットを利用したデータ処理システムでは、複数の命令コードが記述された各種のアプリケーションプログラムと各種の処理データとがメモリデバイスに格納され、プロセッサユニットはメモリデバイスから命令コードや処理データを順番にデータ読出して複数の演算処理を逐次実行する。
【0004】
このため、一個のプロセッサユニットで各種のデータ処理を実現できるが、そのデータ処理では複数の演算処理を順番に逐次実行する必要があり、その逐次処理ごとにプロセッサユニットがメモリデバイスから命令コードをデータ読出する必要があるので、複雑なデータ処理を高速に実行することは困難である。
【0005】
一方、実行するデータ処理が一つに限定されている場合には、そのデータ処理を実行するように論理回路をハードウェアで形成すれば、プロセッサユニットがメモリデバイスから複数の命令コードを順番にデータ読出して複数の演算処理を順番に逐次実行するような必要はない。このため、複雑なデータ処理を高速に実行することが可能であるが、当然ながら一つのデータ処理しか実行することができない。
【0006】
つまり、アプリケーションプログラムを切換自在としたデータ処理システムでは、各種のデータ処理を実行できるが、ハードウェアの構成が固定されているのでデータ処理を高速に実行することが困難である。一方、ハードウェアからなる論理回路では、データ処理を高速に実行することが可能であるが、アプリケーションプログラムを変更できないので一つのデータ処理しか実行できない。
【0007】
このような課題を解決するため、本出願人はソフトウェアに対応してハードウェアの構成が変化するデータ処理装置として、アレイ型プロセッサを発明して出願した(例えば、特許文献1参照)。
【0008】
【特許文献1】
特開2001−312481号
このアレイ型プロセッサでは、小規模の多数のプロセッサエレメントが多数のスイッチエレメントとともにデータパス部に行列形状に配列されており、この1個のデータパス部に1個の状態管理部が並設されている。多数のプロセッサエレメントは、個々にデータ設定される命令コードに対応してデータ処理を個々に実行するとともに、個々に並設されている多数のスイッチエレメントに相互の接続関係を切換制御させる。
【0009】
つまり、アレイ型プロセッサは、多数のプロセッサエレメントと多数のスイッチエレメントとの命令コードを切り換えることでデータパスの構成が変化するので、ソフトウェアに対応して各種のデータ処理を実行することができ、ハードウェアとして小規模の多数のプロセッサエレメントが簡単なデータ処理を並列に実行するので、データ処理を高速に実行することができる。
【0010】
そして、上述のような多数のプロセッサエレメントと多数のスイッチエレメントとの命令コードからなるデータパス部のコンテキストを状態管理部がコンピュータプログラムに対応して動作サイクルごとに順次切り換えるので、アレイ型プロセッサはコンピュータプログラムに対応して並列処理を連続的に実行することができる。
【0011】
【発明が解決しようとする課題】
上述のアレイ型プロセッサは、多数のプロセッサエレメントにより高速なデータ処理を実行できるが、その多数のプロセッサエレメントの状態遷移を1個の状態管理部で管理している。このため、例えば、図24に示すように、4状態と6状態との2つのループ遷移を一緒に実行する場合、最低でも4と6との最少公倍数である12状態が必要となる。
【0012】
このような状態数は組み合わせる状態遷移の個数や各遷移の状態数が増加すると膨大となり、アレイ型プロセッサの動作効率を阻害することになる。特に、状態遷移に条件分岐が存在する場合、管理すべき状態数が膨大となり、状態管理部で管理することが困難となる。
【0013】
本発明は上述のような課題に鑑みてなされたものであり、複数の状態遷移を同時に実行するような場合でも効率的に動作することができるアレイ型プロセッサを提供することを目的とする。
【0014】
【課題を解決するための手段】
本発明のアレイ型プロセッサは、個々にデータ設定される命令コードに対応してデータ処理を個々に実行するとともに相互の接続関係を切換制御する多数のプロセッサエレメントが行列形状に配列されており、これら多数のプロセッサエレメントの命令コードを状態管理部で順次切り換える。
【0015】
ただし、状態管理部が複数からなり、多数のプロセッサエレメントが状態管理部に対応した個数のエレメント領域に区分されている。そして、複数の状態管理部が複数のエレメント領域ごとにプロセッサエレメントに接続されており、複数の状態管理部が複数のエレメント領域に個々に配置されている。
【0016】
このため、小規模な複数の状態遷移を複数の状態管理部で個別に管理するようなことや、大規模な一つの状態遷移を複数の状態管理部で協調して管理するようなことが、実行される。さらに、複数のエレメント領域ごとに状態管理部が複数のプロセッサエレメントに接続されているので、複数の状態管理部の各々が状態管理するプロセッサエレメントに最短距離で直接に接続されている。
【0017】
さらに、上述のようなアレイ型プロセッサにおいて、隣接するエレメント領域の中間に緩衝領域が形成されており、緩衝領域に両側のエレメント領域のプロセッサエレメントのデータ転送を仲介する転送仲介回路が配置されていることや、緩衝領域に両側のエレメント領域のプロセッサエレメントに共有される共有リソースが配置されていることも可能である。
【0018】
このため、緩衝領域の両側のエレメント領域のプロセッサエレメントのデータ転送が転送仲介回路により仲介されるので、例えば、緩衝領域の両側のエレメント領域のプロセッサエレメントが相違するクロックサイクルで動作していても支障なくデータ転送が実行される。
【0019】
また、緩衝領域の両側のエレメント領域のプロセッサエレメントで共有リソースが共有されるので、例えば、複数のエレメント領域の各々に配置するほどでもないハードウェアが共有リソースとして両側のエレメント領域のプロセッサエレメントに利用される。
【0020】
なお、本発明で云う“複数”とは、“2”以上の任意の整数を意味しており、“多数”とは、上記の“複数”より以上の任意の整数を意味している。
【0021】
【発明の実施の形態】
[第1の形態の構成]
本発明の実施の第1の形態を、図1ないし図3を参照して以下に説明する。まず、本形態のアレイ型プロセッサ100は、図3に示すように、状態管理部101、プロセッサエレメント102、メモリコントローラ103、リードマルチプレクサ104、等を主要構造として有している。
【0022】
図1に示すように、本形態のアレイ型プロセッサ100では、状態管理部101が相互通信して連携動作する複数からなり、多数のプロセッサエレメント102が状態管理部101に対応した個数のエレメント領域105に区分されている。
【0023】
そして、複数の状態管理部101が複数のエレメント領域105ごとにプロセッサエレメント102に接続されており、複数の状態管理部101が接続されているプロセッサエレメント102のエレメント領域105に個々に配置されている。
【0024】
より詳細には、複数のプロセッサエレメント102が複数のエレメント領域105ごとに行列形状に配列されており、矩形に区分された複数のエレメント領域105も行列形状に配列されている。そして、状態管理部101がエレメント領域105でのプロセッサエレメント102の一行と同等な形状に形成されており、エレメント領域105の列方向の略中央に状態管理部101が配置されている。
【0025】
なお、以下では説明を簡単とするため、図示するように、本形態のアレイ型プロセッサ100には4個のエレメント領域105−1〜4が2行2列に配列されており、エレメント領域105の各々に16個のプロセッサエレメント102が4行4列に配列されているとする。
【0026】
さらに、図1の左右方向が行方向で上下方向が列方向とし、各行は列方向に配列されており、各列は行方向に配列されているとする。このため、状態管理部101は、エレメント領域105の一行の4個のプロセッサエレメント102と同等な形状に形成されており、エレメント領域105のプロセッサエレメント102の2行目と3行目との中間に配置されているとする。
【0027】
メモリコントローラ103は、外部入力される各種データをエレメント領域105の状態管理部101とプロセッサエレメント102とに伝送し、リードマルチプレクサ104は、プロセッサエレメント102から読み出された各種データを外部出力する。
【0028】
プロセッサエレメント102は、メモリコントローラ103から入力される各種データでデータ処理を実行し、データ処理した各種データをリードマルチプレクサ104に出力する。状態管理部101は、そのエレメント領域105のプロセッサエレメント102の状態遷移を管理することにより、そのエレメント領域105のプロセッサエレメント102に各種のデータ処理を実行させる。
【0029】
より詳細には、エレメント領域105には、図2および図3に示すように、多数のプロセッサエレメント102とともに、多数のスイッチエレメント108も行列形状に配列されており、そのスイッチエレメント108を介して多数のmb(m−bit)バス109と多数のnb(n−bit)バス110とで多数のプロセッサエレメント102がマトリクス接続されている。
【0030】
また、図2(b)に示すように、プロセッサエレメント102は、メモリ制御回路111、インストラクションメモリ112、インストラクションデコーダ113、mbレジスタファイル115、nbレジスタファイル116、mbALU(Arithmetic and Logical Unit)117、nbALU118、内部可変配線(図示せず)、等を各々有しており、スイッチエレメント108は、バスコネクタ121、入力制御回路122、出力制御回路123、等を各々有している。
【0031】
また、複数の状態管理部101は、図3に示すように、インストラクションデコーダ138、遷移テーブルメモリ139、インストラクションメモリ140、を有しており、そのインストラクションデコーダ138とメモリコントローラ103とは命令バス141で接続されている。
【0032】
また、メモリコントローラ103からリードマルチプレクサ104まで8行の命令バス142が並列に接続されており、これら8行の命令バス142が、1行ごとに8列のプロセッサエレメント102のメモリ制御回路111に接続されている。
【0033】
また、状態管理部101の1個のインストラクションデコーダ138には2組の4列のアドレスバス143が接続されており、このアドレスバス143が1列ごとに2行のプロセッサエレメント102のメモリ制御回路111に接続されている。
【0034】
なお、命令バス141は、例えば、“20(bit)”のバス幅に形成されており、命令バス142およびアドレスバス143は、例えば、“8(bit)”のバス幅に形成されている。そして、メモリコントローラ103は、4個の状態管理部101に命令バス141で接続されており、4個の状態管理部101は、相互通信するための専用の通信ライン(図示せず)でも接続されている。
【0035】
ただし、本形態のアレイ型プロセッサ100では、前述のようにエレメント領域105ごとに状態管理部101がプロセッサエレメント102に接続されているので、その状態管理部101は接続されているプロセッサエレメント102のみ状態管理を実行する。
【0036】
また、本形態のアレイ型プロセッサ100では、外部から供給されるコンピュータプログラムに、エレメント領域105の多数のプロセッサエレメント102と多数のスイッチエレメント108との命令コードが、順次切り換わるコンテキストとしてデータ設定されており、このコンテキストを動作サイクルごとに切り換える状態管理部101の命令コードが、順次遷移する動作状態としてデータ設定されている。
【0037】
このため、状態管理部101は、図3に示すように、上述のような自身の命令コードがインストラクションメモリ140にデータ格納されており、複数の動作状態を順次遷移させる遷移ルールが遷移テーブルメモリ139にデータ格納されている。
【0038】
状態管理部101は、遷移テーブルメモリ139の遷移ルールに対応して動作状態を順次遷移させ、インストラクションメモリ140の命令コードによりプロセッサエレメント102とスイッチエレメント108とのインストラクションポインタを発生する。
【0039】
図2(b)に示すように、スイッチエレメント108は、隣接するプロセッサエレメント102のインストラクションメモリ112を共用しているので、状態管理部101は、発生したプロセッサエレメント102とスイッチエレメント108とのインストラクションポインタを対応するプロセッサエレメント102のインストラクションメモリ112に供給する。
【0040】
このインストラクションメモリ112には、プロセッサエレメント102とスイッチエレメント108との複数の命令コードがデータ格納されているので、状態管理部101から供給される1つのインストラクションポインタでプロセッサエレメント102とスイッチエレメント108との命令コードが指定される。インストラクションデコーダ113は、インストラクションポインタで指定された命令コードをデコードし、スイッチエレメント108、内部可変配線、m/nbALU117,118、等の動作を制御する。
【0041】
mbバス109はmbである“8(bit)”の処理データを伝送し、nbバス110はnbである“1(bit)”の処理データを伝送するので、スイッチエレメント108は、インストラクションデコーダ113の動作制御に対応してm/nbバス109,110による多数のプロセッサエレメント102の接続関係を制御する。
【0042】
より詳細には、スイッチエレメント108のバスコネクタ121は、mbバス109とnbバス110とが四方から連通しており、このように連通している複数のmbバス109の互いの接続関係と連通する複数のnbバス110の互いの接続関係とを制御する。
【0043】
このため、アレイ型プロセッサ100は、外部から供給されるコンピュータプログラムに対応して、複数のエレメント領域105ごとに状態管理部101がプロセッサエレメント102のコンテキストを動作サイクルごとに順次切り換え、その段階ごとに多数のプロセッサエレメント102は個々に設定自在なデータ処理で並列動作する。
【0044】
入力制御回路122は、図2(b)に示すように、mbバス109からmbレジスタファイル115およびmbALU117へのデータ入力の接続関係と、nbバス110からnbレジスタファイル116およびnbALU118へのデータ入力の接続関係とを制御する。
【0045】
出力制御回路123は、mbレジスタファイル115およびmbALU117からmbバス109へのデータ出力の接続関係と、nbレジスタファイル116およびnbALU118からnbバス110へのデータ出力の接続関係とを制御する。
【0046】
プロセッサエレメント102の内部可変配線は、インストラクションデコーダ113の動作制御に対応して、プロセッサエレメント102の内部でのmbレジスタファイル115およびmbALU117の接続関係とnbレジスタファイル116およびnbALU118の接続関係とを制御する。
【0047】
mbレジスタファイル115は、内部可変配線に制御される接続関係に対応して、mbバス109などから入力されるmbの処理データを一時保持してmbALU117などに出力する。nbレジスタファイル116は、内部可変配線に制御される接続関係に対応して、nbバス110などから入力されるnbの処理データを一時保持してnbALU118などに出力する。
【0048】
mbALU117は、インストラクションデコーダ113の動作制御に対応したデータ処理をmbの処理データで実行し、nbALU118は、インストラクションデコーダ113の動作制御に対応したデータ処理をnbの処理データで実行するので、処理データのビット数に対応してm/nbのデータ処理が適宜実行される。
【0049】
このエレメント領域105ごとのプロセッサエレメント102での処理結果は必要により状態管理部101にイベントデータとしてフィードバックされるので、この状態管理部101は入力されたイベントデータにより動作状態を次の動作状態に遷移させるとともにプロセッサエレメント102のコンテキストを次のコンテキストに切り換える。
【0050】
[第1の形態の動作]
上述のような構成において、本実施の形態のアレイ型プロセッサ100では、外部から供給されるコンピュータプログラムに対応して、外部入力される処理データでデータ処理を実行する場合、複数のエレメント領域105ごとに状態管理部101が動作状態を順次遷移させるとともにプロセッサエレメント102のコンテキストを動作サイクルごとに順次切り換える。
【0051】
このため、その動作サイクルごとに多数のプロセッサエレメント102が個々に設定自在なデータ処理で並列動作し、その多数のプロセッサエレメント102の接続関係を多数のスイッチエレメント108が切換制御する。このとき、エレメント領域105ごとに、プロセッサエレメント102での処理結果は必要により状態管理部101にイベントデータとしてフィードバックされるので、この状態管理部101は入力されたイベントデータにより動作状態を次段の動作状態に遷移させるとともにプロセッサエレメント102のコンテキストを次段のコンテキストに切り換える。
【0052】
本形態のアレイ型プロセッサ100は、上述のように状態管理部101がプロセッサエレメント102のコンテキストを状態遷移させることでデータ処理が実行されるが、4個のエレメント領域105−1〜4ごとに状態管理部101が接続されている複数のプロセッサエレメント102を個別に状態管理し、4個の状態管理部101−1〜4は相互通信して連携動作する。
【0053】
このため、データ処理の一つの状態遷移を4個のエレメント領域105−1〜4のプロセッサエレメント102の全部で実行することもでき、例えば、4つの状態遷移を4個のエレメント領域105−1〜4で個別に実行するようなこともでき、2つの状態遷移を4個のエレメント領域105−1〜4の特定の2個ずつで分担するようなこともできる。
【0054】
例えば、本形態のアレイ型プロセッサ100では、状態管理部101に管理される一対のエレメント領域105が列方向に配列されているので、例えば、処理データが行方向に転送される場合、一対の小容量の処理データを2行のエレメント領域105で同時に高効率にデータ処理するようなことができる。
【0055】
[第1の形態の効果]
本実施の形態のアレイ型プロセッサ100は、上述のように4行4列のプロセッサエレメント102が4個のエレメント領域105−1〜4に区分されており、これらのエレメント領域105−1〜4を4個の状態管理部101−1〜4が個別に状態管理し、これら4個の状態管理部101−1〜4が相互通信して連携動作する。
【0056】
このため、大規模な一つの状態遷移を4個の状態管理部101−1〜4で協調して管理するようなこともでき、小規模な複数の状態遷移を4個の状態管理部101−1〜4で個別に管理するようなこともできる。特に、4個の状態管理部101−1〜4および4個のエレメント領域105−1〜4は完全に独立して動作することも可能なので、例えば、4個の状態管理部101−1〜4および4個のエレメント領域105−1〜4の動作クロックを相違させることも可能である。
【0057】
また、本形態のアレイ型プロセッサ100は、上述のように状態管理部101が接続されているプロセッサエレメント102を状態管理することによるデータ処理が基本的にエレメント領域105ごとに実行されるが、そのエレメント領域105において状態管理部101は行列配置されたプロセッサエレメント102の中央に配置されている。
【0058】
このため、本形態のアレイ型プロセッサ100では、複数のエレメント領域105−1〜4ごとに状態管理部101が複数のプロセッサエレメント102に最短距離で直接に接続されているので、その配線構造が簡単で生産性と動作速度とが向上している。
【0059】
特に、本形態のアレイ型プロセッサ100では、エレメント領域105において複数のプロセッサエレメント102が処理データを行方向に転送することが多いが、状態管理部101がエレメント領域105でのプロセッサエレメント102の一行と同等な形状に形成されている。このため、プロセッサエレメント102のデータ転送を状態管理部101により阻害されることがなく、全体の動作効率が良好である。
【0060】
[第1の形態の変形例]
本発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形が可能である。例えば、上記形態ではエレメント領域105やプロセッサエレメント102の個数や配列の数値を具体的に例示したが、当然ながら、その数値は各種に設定することが可能である。
【0061】
また、上記形態では2行2列に配列されているエレメント領域105ごとの4行4列のプロセッサエレメント102の2行目と3行目との中間に状態管理部101が配列されていることにより、そのエレメント領域105における状態管理部101とプロセッサエレメント102との配線距離が最短であることを例示した。
【0062】
しかし、図4に例示するアレイ型プロセッサ150のように、行列形状に配列されている複数のエレメント領域151の列方向で相対する位置に状態管理部101が配置されていることも可能である。このアレイ型プロセッサ150では、エレメント領域151における状態管理部101とプロセッサエレメント102との配線距離の平均値は前述のアレイ型プロセッサ100より増大するが、複数の状態管理部101の配線距離を短縮することができる。このため、複数の状態管理部101が連携動作するときの相互通信の所要時間を対処することができ、アレイ型プロセッサ150の動作速度を向上させることができる。
【0063】
また、図5に例示するアレイ型プロセッサ160のように、中央に状態管理部101が配置されているエレメント領域161を列方向に細長く形成して行方向に配列することも可能である。このアレイ型プロセッサ160でも、エレメント領域161における状態管理部101とプロセッサエレメント102との配線距離の平均値は前述のアレイ型プロセッサ100より増大するが、複数の状態管理部101の配線距離を短縮することができる。
【0064】
このアレイ型プロセッサ160では、エレメント領域161は列方向には1個しか存在せず、そのプロセッサエレメント102が列方向に多数で行方向に少数なので、例えば、処理データが行方向に転送される場合、大容量の処理データを少数工程の単位処理の組み合わせで高効率にデータ処理するようなことができる。
【0065】
さらに、上記形態では状態管理部101がエレメント領域105に配列されているプロセッサエレメント102の1行と同一形状に形成されていることを例示したが、これを2行や3行と同一形状に形成することも可能であり、図6に例示するアレイ型プロセッサ170のように、エレメント領域171に配列されているプロセッサエレメント102の1行の数個の配列と同一形状に状態管理部172が形成されていることも可能である。
【0066】
このアレイ型プロセッサ170では、行方向で状態管理部172の両側に位置するプロセッサエレメント102が装置全体でのデータ処理に参加しにくいが、例えば、周囲のプロセッサエレメント102の処理データの一時保持などを実行することができる。
【0067】
さらに、上記形態のアレイ型プロセッサ100では、複数の状態管理部101が単純に同一レベルで相互通信して連携動作することを例示したが、例えば、複数の状態管理部101の1個を上位のマスタとして設定するとともに他を下位のスレーブとして設定することも可能であり、複数の状態管理部101の上位に専用のマスタ回路(図示せず)を設けることも可能である。
【0068】
また、上記形態のアレイ型プロセッサ100では、m/nbレジスタファイル115,116やm/nbALU117,118を各々有しているプロセッサエレメント102がm/nbバス109,110で接続されており、m/nbでデータ処理およびデータ通信を実行することを例示した。
【0069】
しかし、三種類以上のビット数のハードウェアで三種類以上のビット数のデータ処理およびデータ通信を実行することも可能であり、一種類のビット数のハードウェアで一種類のビット数のデータ処理およびデータ通信を実行することも可能である。
【0070】
さらに、上記形態のアレイ型プロセッサ100では、複数の状態管理部101が連携動作するために専用の通信ラインで相互通信することを例示したが、例えば、この相互通信をデータパス部102のm/nbバス109,110などで実行するようにして、通信ラインを省略することも可能である。
【0071】
また、上記形態のアレイ型プロセッサ100では、隣接するプロセッサエレメント102とスイッチエレメント108とでインストラクションメモリ112を共用させ、プロセッサエレメント102とスイッチエレメント108との命令コードを1つのインストラクションポインタで発生させることを例示した。
【0072】
しかし、プロセッサエレメント102とスイッチエレメント108とに専用のインストラクションメモリを個別に用意することも可能であり、プロセッサエレメント102とスイッチエレメント108との命令コードを各々専用のインストラクションポインタで個別に発生させることも可能である。
【0073】
また、上記形態では図示と説明とを簡単とするため、プロセッサエレメント102の1個ごとにm/nbバス109,110が行列方向に1本ずつ接続されていることを例示したが、実際にはプロセッサエレメント102の1個ごとにm/nbバス109,110が数本ずつ接続されていることが好適である。
【0074】
さらに、上記形態では複数の状態管理部101が相互通信して連携動作することを例示したが、例えば、複数の状態管理部101が連携動作することなく複数のエレメント領域105で複数のデータ処理を別個に実行することも可能である。その場合、独立した複数のデータ処理を並列に実行することもでき、例えば、一連のデータ処理を複数工程に分割して複数のエレメントグループ145で段階的に実行するようなことも可能である。
【0075】
[第2の形態の構成]
つぎに、本発明の実施の第2の形態を図7および図8を参照して以下に説明する。なお、これより以下の実施の形態の説明では、それより以上の実施の形態と同一の部分は、同一の名称および符号を使用して詳細な説明は省略する。
【0076】
本形態のアレイ型プロセッサ200では、図7に示すように、隣接するエレメント領域105の中間に緩衝領域201が形成されており、その複数の緩衝領域201の中央に中央管理部202が形成されている。また、図8に示すように、緩衝領域201に両側のエレメント領域105のプロセッサエレメント102のデータ転送を仲介する転送仲介回路204が配置されており、この転送仲介回路204は、並列に配置されていて処理データの転送方向が相反する一対のトライステートのバッファ回路205からなる。
【0077】
より詳細には、本形態のアレイ型プロセッサ200では、前述のようにプロセッサエレメント102はmbバス109とnbバス110とでマトリクス接続されているので、上述の転送仲介回路204は各行および各列のmbバス109およびnbバス110ごとに形成されている。
【0078】
そして、中央管理部202は複数の状態管理部101と多数の転送仲介回路204とに接続されており、複数の状態管理部101と相互通信して連携動作する。中央管理部202は、緩衝領域201ごとに転送仲介回路204の一対のバッファ回路205を選択的にオン/オフすることにより、隣接するエレメント領域105の接続関係を制御する。
【0079】
[第2の形態の動作]
上述のような構成において、本実施の形態のアレイ型プロセッサ200では、複数の状態管理部101と相互通信する中央管理部202が、複数のエレメント領域105の接続関係を緩衝領域201により制御する。この緩衝領域201による制御では、隣接するエレメント領域105の接続をオフ状態とすること、隣接するエレメント領域105での処理データの転送方向を設定すること、を自在に切り換えることができる。
【0080】
このため、例えば、緩衝領域201で接続関係をオフ状態とした複数のエレメント領域105を相違するクロックサイクルで動作させておき、必要により緩衝領域201で一方のエレメント領域105から他方のエレメント領域105に処理データを転送可能とすることができる。
【0081】
[第2の形態の効果]
本実施の形態のアレイ型プロセッサ200では、上述のように複数のエレメント領域105の接続関係を緩衝領域201により制御することができるので、複数のエレメント領域105を相違するクロックサイクルで動作させることや、複数のエレメント領域105に処理データを授受させることを、自在に実行することができる。
【0082】
特に、本形態のアレイ型プロセッサ200では、2行2列のエレメント領域105の中間に位置する4個の緩衝領域201を、4個の状態管理部101と相互通信する1個の中央管理部202で動作制御するので、エレメント領域105の接続関係を簡単かつ的確に制御することができる。
【0083】
しかも、緩衝領域201の転送仲介回路204は転送方向が相反する一対のバッファ回路205を有しているので、隣接するエレメント領域105のプロセッサエレメント102の接続関係を簡単な構造で的確に制御することができる。さらに、バッファ回路205は転送データを増幅できるので、処理データが長距離を転送される場合のエラーを防止することもできる。
【0084】
[第2の形態の変形例]
本発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形が可能である。例えば、上記形態では中央管理部202が緩衝領域201に位置する複数の転送仲介回路204を一様に動作制御することにより、簡単な構造で隣接するエレメント領域105の接続関係をオン/オフすることを例示した。
【0085】
しかし、図9に例示するアレイ型プロセッサ210のように、中央管理部202が緩衝領域201に位置する複数の転送仲介回路204を個々に動作制御することにより、隣接するエレメント領域105の接続関係をプロセッサエレメント102ごとに制御することも可能である。
【0086】
また、上記形態のアレイ型プロセッサ200では、隣接するエレメント領域105のプロセッサエレメント102の全部がm/nbバス109,110で接続されており、そのm/nbバス109,110の全部に伝送仲介回路204が挿入されていることを想定した。
【0087】
しかし、隣接するエレメント領域105のプロセッサエレメント102を接続するm/nbバス109,110の一部のみ伝送仲介回路204を挿入して他部は直結することも可能であり、隣接するエレメント領域105のプロセッサエレメント102の一部のみをm/nbバス109,110で接続して他部を断線させておくことも可能である。
【0088】
さらに、プロセッサエレメント102を複数のm/nbバス109,110で接続しておき(図示せず)、隣接するエレメント領域105のプロセッサエレメント102を接続する複数のm/nbバス109,110の一部のみ伝送仲介回路204を挿入して他部は直結することや、一部のみ断線させておくことも可能である。また、隣接するエレメント領域105のプロセッサエレメント102を接続するm/nbバス109,110の一方のみ伝送仲介回路204を挿入して他方は直結することや、一方のみ断線させておくことも可能である。
【0089】
さらに、プロセッサエレメント102をm/nbバス109,110とは別個の複数の信号ラインでも接続しておき(図示せず)、隣接するエレメント領域105のプロセッサエレメント102を接続する複数の信号ラインの一部のみ伝送仲介回路204を挿入して他部は直結することや、一部のみ断線させておくことも可能である。
【0090】
なお、隣接するエレメント領域105のプロセッサエレメント102の一部のみm/nbバス109,110や信号ラインなどで直結した場合、それは高速な長距離のデータ通信に利用できるが、通信データの電圧低下が問題となる場合には増幅器(図示せず)などを挿入することが好適である。
【0091】
さらに、上記形態では緩衝領域201をエレメント領域105の間隙に配置することを例示したが、例えば、エレメント領域105とメモリコントローラ103との間隙や、エレメント領域105とリードマルチプレクサ104との間隙などに配置することも可能である。
【0092】
また、上記形態では行方向に隣接するエレメント領域105の中間に位置する緩衝領域201の転送仲介回路204と、列方向に隣接するエレメント領域105の中間に位置する緩衝領域201の転送仲介回路204と、が同一の構造および機能を有することを想定したが、図10に例示するアレイ型プロセッサ220のように、これらの緩衝領域221,222の転送仲介回路223,224を相違する構造および機能とすることも可能である。
【0093】
前述のように、アレイ型プロセッサ220は、処理データの転送方向が全体的に行方向なので、行列方向に異方性を有している。このため、上述のように緩衝領域221,222を要求される機能に特化した専用の構造に形成することにより、アレイ型プロセッサ220の構造と機能とを最適化することができる。
【0094】
さらに、上記形態では前述のアレイ型プロセッサ100に緩衝領域201を追加した構造のアレイ型プロセッサ200を例示したが、当然ながら、図11に示すように、前述のアレイ型プロセッサ160に緩衝領域201を追加した構造のアレイ型プロセッサ230なども可能である。
【0095】
また、上記形態では転送仲介回路204の一対のバッファ回路205を個別に動作制御することにより、隣接するエレメント領域105の接続関係を自在に制御することを例示した。しかし、図12に例示するように、転送仲介回路204の一対のバッファ回路205をオン/オフ状態が相反するようにして中央管理部202で共通に制御することにより、隣接するエレメント領域105での処理データの転送方向のみ切り換えることも可能である。
【0096】
さらに、上記形態では複数の緩衝領域201の中央に中央管理部202が位置しており、この中央管理部202が複数の状態管理部101と相互通信して緩衝領域201の転送仲介回路204を動作制御することを例示した。しかし、図13に例示するように、データ受信を実行するエレメント領域105の状態管理部101が、転送仲介回路230の一対のバッファ回路205を動作制御することも可能である。
【0097】
この場合、他方のエレメント領域105から処理データを受信するエレメント領域105が、そのデータ受信の可否を状態管理部101により制御できるので、中央管理部202を必要としない簡単な構造で複数のエレメント領域105の相互通信を的確に仲介することができる。
【0098】
さらに、上記形態では複数の緩衝領域201の中央に存在するデッドスペースに、複数の状態管理部101を統合制御する中央管理部202を配置することを例示したが、例えば、その位置に複数の緩衝領域201の相互通信を仲介する専用の緩衝領域(図示せず)を形成することも可能である。
【0099】
また、アレイ型プロセッサでは処理データは略行方向に転送されるが、その転送も双方向ではなく略一方に限定されている。このため、図14に例示するように、オン/オフ状態が相反する一対のバッファ回路205を、処理データの転送方向で後段となるエレメント領域105の状態管理部101で共通に制御することも可能である。
【0100】
さらに、図15に例示するように、転送仲介回路240の一対のバッファ回路205の両方が、セレクタ回路241を介して両側のエレメント領域105の状態管理部101の両方に接続されており、両側のエレメント領域105の状態管理部101が転送仲介回路240の一対のバッファ回路205を自在に制御することも可能である。
【0101】
また、図16に例示するように、転送仲介回路240の一対のバッファ回路205の両方が、セレクタ回路241を介して後段側のエレメント領域105の状態管理部101と中央管理部202とに個々に接続されており、後段側のエレメント領域105の状態管理部101と中央管理部202とが転送仲介回路240のバッファ回路205を制御することも可能である。
【0102】
さらに、図17に例示するように、一対のバッファ回路205のオン/オフ状態が相反する転送仲介回路250において、その一対のバッファ回路205が1個のセレクタ回路241を介して両側のエレメント領域105の状態管理部101に接続されており、両側のエレメント領域105の状態管理部101が転送仲介回路250の処理データの転送方向を切換制御することも可能である。
【0103】
また、上記形態では緩衝領域201に転送仲介回路204が配置されていることを例示したが、図18に例示するように、緩衝領域201に共有リソース260が配置されていることも可能である。この共有リソース260は、例えば、プロセッサエレメント102から転送される処理データを一時保持するデータ保持回路や、プロセッサエレメント102から転送される処理データで特定の演算処理を実行するデータ演算回路からなり、図19に例示するように、緩衝領域201の両側のエレメント領域105のプロセッサエレメント102に共有される。
【0104】
上述のように緩衝領域201に共有リソース260を配置して両側のエレメント領域105のプロセッサエレメント102に共有させることにより、エレメント領域105の各々に配置するほどでもないハードウェアを共有リソース260として両側のエレメント領域105のプロセッサエレメント102に利用させることができる。
【0105】
なお、共有リソース260を両側のエレメント領域105のプロセッサエレメント102に共有させる制御としては、図19(a)に例示するように、緩衝領域201に位置する共有リソース260の全部が共通に、両側のエレメント領域105の一方に選択的に占有される制御とすることにより、共有リソース260の利用の自由度は低下するが、その制御を簡単とすることが可能である。
【0106】
また、図19(b)に例示するように、緩衝領域201に位置する共有リソース260が個別に、両側のエレメント領域105の一方に選択的に占有される制御とすることにより、その制御は複雑となるが、共有リソース260の利用の自由度を向上させることも可能である。
【0107】
さらに、共有リソース260の制御端子を一対として両側のエレメント領域105の状態管理部101に個々に接続し、共有リソース260の入力端子を両側のエレメント領域105の一方に占有させるとともに出力端子を他方に占有させるようなことも可能である(図示せず)。
【0108】
例えば、アレイ型プロセッサ200で処理データの転送方向が図7の左側から右側へを基本としているような場合、共有リソース260の入力端子を左側のエレメント領域105に占有させるとともに出力端子を右側のエレメント領域105に占有させることが好適である。
【0109】
なお、上述のように共有リソース260の占有を切り換える機構は、図20に例示するように、前述の転送仲介回路204の切り換え機構と同様に形成可能である。つまり、共有リソース260が1個のセレクタ回路261を介して両側のエレメント領域105の状態管理部101に接続されており、両側のエレメント領域105が状態管理部101で共有リソース260の占有を切換制御することが可能である。
【0110】
さらに、図21に例示するように、一対のバッファ回路205のオン/オフ状態が相反する転送仲介回路250において、その一対のバッファ回路205が1個のセレクタ回路261を介して両側のエレメント領域105の状態管理部101に接続されており、これらの状態管理部101がセレクタ回路261を介して共有リソース260に接続されていることも可能である。
【0111】
この場合、両側のエレメント領域105の状態管理部101が、転送仲介回路250の処理データの転送方向を切換制御すると同時に、共有リソース260が両側のエレメント領域105の何れで占有されるかも切換制御することができる。
【0112】
また、図22に例示するように、転送仲介回路250のオン/オフ状態が相反する一対のバッファ回路205が両側のエレメント領域105の状態管理部101に接続されており、共有リソース260は中央管理部202に接続されていることも可能である。
【0113】
さらに、図23に例示するように、転送仲介回路240の一対のバッファ回路205の両方が、セレクタ回路241を介して後段側のエレメント領域105の状態管理部101と中央管理部202とに個々に接続されており、共有リソース260にセレクタ回路261を介して両側のエレメント領域105の状態管理部101と中央管理部202とが接続されていることも可能である。
【0114】
【発明の効果】
本発明のアレイ型プロセッサでは、状態管理部が相互通信して連携動作する複数からなり、多数のプロセッサエレメントが状態管理部に対応した個数のエレメント領域に区分されており、複数の状態管理部が複数のエレメント領域ごとにプロセッサエレメントに接続されており、複数の状態管理部が複数のエレメント領域に個々に配置されていることにより、小規模な複数の状態遷移を複数の状態管理部で個別に管理するようなことができ、大規模な一つの状態遷移を複数の状態管理部で協調して管理するようなこともでき、さらに、複数のエレメント領域ごとに状態管理部が複数のプロセッサエレメントに接続されているので、複数の状態管理部の各々を状態管理するプロセッサエレメントに最短距離で直接に接続することができ、アレイ型プロセッサの配線構造を簡略化して生産性と動作速度とを向上させることができる。
【0115】
さらに、上述のようなアレイ型プロセッサにおいて、緩衝領域の両側のエレメント領域のプロセッサエレメントのデータ転送が転送仲介回路により仲介されることにより、例えば、緩衝領域の両側のエレメント領域のプロセッサエレメントが相違するクロックサイクルで動作していても支障なくデータ転送を実行するようなことができる。
【0116】
また、緩衝領域の両側のエレメント領域のプロセッサエレメントで共有リソースが共有されることにより、例えば、複数のエレメント領域の各々に配置するほどでもないハードウェアを共有リソースとして両側のエレメント領域のプロセッサエレメントに利用させることができる。
【図面の簡単な説明】
【図1】本発明の実施の第1の形態のアレイ型プロセッサを示す模式的なブロック図である。
【図2】アレイ型プロセッサのm/nbバスなどの物理構造を示すブロック図である。
【図3】命令バスなどの物理構造を示すブロック図である。
【図4】第1の形態の第1の変形例を示す模式図である。
【図5】第2の変形例を示す模式的なブロック図である。
【図6】第3の変形例を示す模式的なブロック図である。
【図7】実施の第2の形態のアレイ型プロセッサを示す模式的なブロック図である。
【図8】転送仲介回路を示す回路図である。
【図9】第2の形態の第1の変形例を示す模式的なブロック図である。
【図10】第2の変形例を示す模式的なブロック図である。
【図11】第3の変形例を示す模式的なブロック図である。
【図12】第4の変形例を示す模式的なブロック図である。
【図13】第5の変形例を示す模式的なブロック図である。
【図14】第6の変形例を示す模式的なブロック図である。
【図15】第7の変形例を示す模式的なブロック図である。
【図16】第8の変形例を示す模式的なブロック図である。
【図17】第9の変形例を示す模式的なブロック図である。
【図18】第10の変形例を示す模式的なブロック図である。
【図19】第11の変形例を示す模式的なブロック図である。
【図20】第12の変形例を示す模式的なブロック図である。
【図21】第13の変形例を示す模式的なブロック図である。
【図22】第14の変形例を示す模式的なブロック図である。
【図23】第15の変形例を示す模式的なブロック図である。
【図24】2つの状態遷移を一つに統合した状態を示す模式図である。
【符号の説明】
100,150,160,170,200,210,220,230 アレイ型プロセッサ
101,172 状態管理部
102 プロセッサエレメント
105,151,161,171 エレメント領域
201,221,222 緩衝領域
204,223,224,230,240,250 転送仲介回路
205 バッファ回路
260 共有リソース
Claims (13)
- 個々にデータ設定される命令コードに対応してデータ処理を個々に実行するとともに相互の接続関係を切換制御する多数のプロセッサエレメントが行列形状に配列されており、これら多数のプロセッサエレメントの前記命令コードを状態管理部で順次切り換えるアレイ型プロセッサであって、
前記状態管理部が複数からなり、
多数の前記プロセッサエレメントが前記状態管理部に対応した個数のエレメント領域に区分されており、
複数の前記状態管理部が複数の前記エレメント領域ごとに前記プロセッサエレメントに接続されており、
複数の前記状態管理部が複数の前記エレメント領域に個々に配置されているアレイ型プロセッサ。 - 複数の前記エレメント領域ごとに複数の前記プロセッサエレメントが行列形状に配列されており、
前記エレメント領域での前記プロセッサエレメントの少なくとも一行と同等な形状に前記状態管理部が形成されており、
前記エレメント領域の列方向の略中央に前記状態管理部が配置されている請求項1に記載のアレイ型プロセッサ。 - 複数の前記エレメント領域が行方向に配列されている請求項2に記載のアレイ型プロセッサ。
- 複数の前記プロセッサエレメントが行列形状に各々配列されている複数の前記エレメント領域が行列形状に配列されており、
前記エレメント領域での前記プロセッサエレメントの少なくとも一行と同等な形状に前記状態管理部が形成されており、
複数の前記エレメント領域の列方向で相対する位置に前記状態管理部が配置されている請求項1に記載のアレイ型プロセッサ。 - 隣接する前記エレメント領域の中間に緩衝領域が形成されており、
前記緩衝領域に両側の前記エレメント領域の前記プロセッサエレメントのデータ転送を仲介する転送仲介回路が配置されている請求項1ないし4の何れか一項に記載のアレイ型プロセッサ。 - 前記転送仲介回路は、並列に配置されていて処理データの転送方向が相反する一対のバッファ回路を有している請求項5に記載のアレイ型プロセッサ。
- 前記転送仲介回路は、両側の前記エレメント領域の少なくとも一方の前記状態管理部に動作制御される請求項5または6に記載のアレイ型プロセッサ。
- 前記緩衝領域に両側の前記エレメント領域の前記プロセッサエレメントに共有される共有リソースが配置されている請求項5ないし7の何れか一項に記載のアレイ型プロセッサ。
- 前記共有リソースは、前記プロセッサエレメントから転送される処理データを一時保持するデータ保持回路を有している請求項8に記載のアレイ型プロセッサ。
- 前記共有リソースは、前記プロセッサエレメントから転送される処理データで特定の演算処理を実行するデータ演算回路を有している請求項8または9に記載のアレイ型プロセッサ。
- 前記共有リソースの両側の前記エレメント領域の少なくとも一方の前記状態管理部が、前記共有リソースが両側の前記エレメント領域の何れに占有されるかを動作制御する請求項8ないし10の何れか一項に記載のアレイ型プロセッサ。
- 前記緩衝領域の両側の前記エレメント領域の少なくとも一方の前記状態管理部が、前記転送仲介回路を動作制御するとともに、前記共有リソースが両側の前記エレメント領域の何れに占有されるかを動作制御する請求項8ないし10の何れか一項に記載のアレイ型プロセッサ。
- 複数の前記状態管理部が相互通信して連携動作する請求項1ないし12の何れか一項に記載のアレイ型プロセッサ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002299029A JP3987783B2 (ja) | 2002-10-11 | 2002-10-11 | アレイ型プロセッサ |
GB0323826A GB2395580B (en) | 2002-10-11 | 2003-10-10 | Array-type processor |
US10/682,830 US7523292B2 (en) | 2002-10-11 | 2003-10-10 | Array-type processor having state control units controlling a plurality of processor elements arranged in a matrix |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002299029A JP3987783B2 (ja) | 2002-10-11 | 2002-10-11 | アレイ型プロセッサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004133781A true JP2004133781A (ja) | 2004-04-30 |
JP3987783B2 JP3987783B2 (ja) | 2007-10-10 |
Family
ID=29546001
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002299029A Expired - Lifetime JP3987783B2 (ja) | 2002-10-11 | 2002-10-11 | アレイ型プロセッサ |
Country Status (3)
Country | Link |
---|---|
US (1) | US7523292B2 (ja) |
JP (1) | JP3987783B2 (ja) |
GB (1) | GB2395580B (ja) |
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Also Published As
Publication number | Publication date |
---|---|
US7523292B2 (en) | 2009-04-21 |
US20040103264A1 (en) | 2004-05-27 |
GB0323826D0 (en) | 2003-11-12 |
JP3987783B2 (ja) | 2007-10-10 |
GB2395580A (en) | 2004-05-26 |
GB2395580B (en) | 2005-04-06 |
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Legal Events
Date | Code | Title | Description |
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RD03 | Notification of appointment of power of attorney |
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|
RD04 | Notification of resignation of power of attorney |
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|
A621 | Written request for application examination |
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|
RD04 | Notification of resignation of power of attorney |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100720 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100720 Year of fee payment: 3 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110720 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120720 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120720 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130720 Year of fee payment: 6 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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R350 | Written notification of registration of transfer |
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