JP2000148443A - 記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来のマルチポートメモリでは、各ポートの
それぞれにアドレスバス及びこれに繋がるアドレスバッ
ファが必要であり、構成が複雑で高価である。 【解決手段】 第１の種類のポート１６は、通常のＲＡ
Ｍ等が有する信号線群であり、アドレスバスを具備して
いることにより、ランダムにデータをアクセスする入出
力ポートである。第２の種類のポート１７は、アドレス
バスを具備せず、巡回的にデータをアクセスする入力ポ
ートである。第３の種類のポート１８は、アドレスバス
を具備せず、巡回的にデータをアクセスする出力ポート
である。モード選択部１５は、第１の種類のポート１６
を介してランダムにデータをアクセスする第１のモード
状態と、第２の種類のポート１７を介してシリアルにデ
ータを入力する第２のモード状態と、第３の種類のポー
ト１８を介してシリアルにデータを出力する第３のモー
ド状態のいずれか一のモード状態を選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は記憶装置に係り、特
にマルチポートメモリと呼ばれる複数のポートを有する
記憶装置に関する。

【０００２】

【従来の技術】入力データに対し、所定のディジタル信
号処理（例えば、フィルタリング等）を施した後出力す
る一連の装置として知られている通信プロトコルプロセ
ッサや汎用マイクロコンピュータなどは、演算等を行う
中央処理装置（ＣＰＵ）、データを書き込み、読み出す
メモリ、ダイレクト・メモリ・アクセス・コントローラ
（ＤＭＡＣ）、シリアルポート、メモリ接続用ポートな
どにより構成され、入力動作と演算動作と出力動作を要
する。

【０００３】上記のＣＰＵとメモリは通常、１つのバス
で接続されており、例えば外部からデータをメモリに転
送する際に、ダイレクト・メモリ・アクセス（ＤＭＡ）
転送している場合、バスの使用権はＤＭＡＣにあり、Ｃ
ＰＵにはバスの使用権が無いため、ＣＰＵはメモリに対
してアクセスすることができない。しかし、このことを
利用してコンピュータの処理能力を向上するようにした
演算装置が従来より知られている（特開平７−１２１５
００号公報）。

【０００４】この演算装置では、バススイッチ回路によ
りバスを分割することによって、ＣＰＵによるメモリア
クセス経路とＤＭＡＣによるＤＭＡＣ転送制御経路とを
分離形成し、これによりＣＰＵとＤＭＡＣとの並列動作
を可能とする構成である。しかし、この演算装置ではア
クセスできる記憶装置がランダム・アクセス・メモリ
（ＲＡＭ）及びリード・オンリ・メモリ（ＲＯＭ）に限
られるという問題がある。また、これらの記憶装置（Ｒ
ＡＭ又はＲＯＭ）に対しては、一度には１つのコントロ
ーラ（ＣＰＵ等）からのアクセスしか許されず、複数の
コントローラが一度に記憶装置をアクセスする場合、外
付けの回路によりアクセスを調停しなければならず、調
停により１つのコントローラのみが記憶装置へのアクセ
スが許される。

【０００５】そこで、従来より、複数のポートを持ち、
各ポートに対して独立、非同期にアクセス可能なマルチ
ポートメモリが提案されている（特開平５−１５１７６
９号公報）。このマルチポートメモリは、各ポート毎に
メモリセルアレイ及びポートを介してメモリセルアレイ
をアクセスするための回路を実装しており、また、メモ
リセルアレイの一部のデータを一時的に格納するレジス
タ及び転送コントローラを内蔵している。転送コントロ
ーラは、ポートの信号からの指示により、ロウアドレス
で指定される内容のレジスタへの書き込み、レジスタの
内容の読み出しの制御を行うことで、高速のデータ転送
を行う。

【０００６】

【発明が解決しようとする課題】しかるに、上記の従来
のマルチポートメモリでは、各ポートのそれぞれにアド
レスバス及びこれに繋がるアドレスバッファが必要であ
り、構成が複雑で高価であるという問題がある。また、
従来、システムバスを複数用意して、バスの衝突を回避
することにより全体の高速化を図ることが考えられてい
るが、その場合、基板上で回路を構成したときには信号
線の増加に対する懸念がある。

【０００７】本発明は以上の点に鑑みなされたもので、
簡単な構成の記憶装置を提供することを目的とする。

【０００８】また、本発明の他の目的は、データを入力
し、フィルタリングや高速フーリエ変換演算等の所定の
ディジタル信号処理を施した後出力する一連の処理を、
高速に実現する演算装置に使用可能な記憶装置を提供す
ることにある。

【０００９】

【課題を解決するための手段】本発明は上記の目的を達
成するため、データが書き込まれ、書き込みデータが読
み出されるメモリセルと、アドレスバスを具備し、ラン
ダムにデータをアクセスする入出力ポートである、１つ
以上の第１の種類のポートと、第１の種類のポートに入
力されたデータを、メモリセルに書き込み、メモリセル
に書き込まれたデータを読み出して第１の種類のポート
へ出力する、１つ以上の第１の制御部と、アドレスバス
を具備せず、巡回的にデータをアクセスする入力ポート
である単一の第２の種類のポートと、第２の種類のポー
トに入力されたデータを、メモリセルに書き込む第２の
制御部と、アドレスバスを具備せず、巡回的にデータを
アクセスする出力ポートである単一の第３の種類のポー
トと、メモリセルに書き込まれたデータを読み出して第
３の種類のポートへ出力する第３の制御部とを有する構
成としたものである。

【００１０】この発明では、巡回的にデータをアクセス
する入力ポートである単一の第２の種類のポートはデー
タがシリアルに入力されるため、アドレスバスを不要に
でき、また、巡回的にデータをアクセスする出力ポート
である単一の第３の種類のポートはデータがシリアルに
出力されるため、アドレスバスを不要にできる。また、
演算動作については、第１の種類のポートを用いてラン
ダムにデータをアクセスすることができる。これによ
り、本発明を複数用いることにより入力動作、演算動
作、出力動作を並行して行える演算装置を構成できる。

【００１１】また、本発明は、外部から入力されるモー
ド信号を解析し、そのモード信号の指示に基づいて第１
乃至第３の制御部のうち、いずれか一の制御部のみを動
作状態とし、かつ、残りの制御部は動作禁止状態に制御
するモード選択部を具備する構成としたため、同時書き
込み等の不整合を回避できる。

【００１２】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になる記憶装置の
一実施の形態のブロック図を示す。同図において、マル
チポートメモリ１０は、メモリセル１１と、メモリセル
１１に接続されている第１乃至第３の制御部１２〜１４
と、モード選択部１５とを内蔵しており、また第１乃至
第３の種類のポート１６〜１８と接続されている。

【００１３】メモリセル１１は記憶機能を有する多数の
セルがアレイ状に配置された周知の構成である。第１の
種類のポート１６は、通常のＲＡＭ等が有する信号線群
であり、アドレスバスを具備していることにより、ラン
ダムにデータをアクセスする入出力ポートである。この
第１の種類のポート１６は、第１の制御部１２と外部の
図示しないプロセッサ等の演算処理部に接続され、メモ
リセル１１に格納されているデータに対するフィルタリ
ング等のディジタル信号処理を演算処理部に施させる。

【００１４】第２の種類のポート１７は、アドレスバス
を具備せず、巡回的にデータをアクセスする入力ポート
であり、ファースト・イン・ファースト・アウト（ＦＩ
ＦＯ）メモリの入力側に相当する。この第２の種類のポ
ート１７は、第２の制御部１３と外部の図示しない入力
制御回路に接続されており、入力制御回路からの所望数
のデータをマルチポートメモリ１０内に入力する役割を
持つ。

【００１５】第３の種類のポート１８は、アドレスバス
を具備せず、巡回的にデータをアクセスする出力ポート
であり、ＦＩＦＯメモリの出力側に相当する。この第３
の種類のポート１８は、ＦＩＦＯメモリの出力側に相当
し、第３の制御部１４と外部の図示しない出力制御回路
に接続されており、出力制御回路へ所望数のデータを出
力する役割を持つ。

【００１６】また、モード選択部１５は、外部から入力
されるモード信号により、制御部１２〜１４の動作を制
御することによりモード状態を選択する。すなわち、モ
ード選択部１５は、制御部１２を動作状態とすることに
より、第１の種類のポート１６を介してランダムにデー
タをアクセスする第１のモード状態と、制御部１３を動
作状態とすることにより、第２の種類のポート１７を介
してシリアルにデータをアクセス（入力）する第２のモ
ード状態と、制御部１４を動作状態とすることにより、
第３の種類のポート１８を介してシリアルにデータをア
クセス（出力）する第３のモード状態のいずれか一のモ
ード状態を選択する。

【００１７】なお、上記の３つのモード状態では制御部
１２〜１４のうち、いずれか一の制御部が動作状態とさ
れるが、残りの２つの制御部は動作禁止状態とされ、当
該ポート以外のアクセスを禁止させる。これにより、同
時書き込み等の不整合を回避するようにしている。

【００１８】次に、この実施の形態の動作について説明
する。例えば２ビットのモード信号がマルチポートメモ
リ１０内のモード選択部１５に入力される。モード選択
部１５は、入力モード信号の解析を行い、上記の３つの
モード状態のうち、モード信号により指示されたモード
状態とするように、制御部１２〜１４のうちの所定の一
の制御部のみを動作状態とし、残りの２つの制御部を動
作禁止状態とする。

【００１９】いま、第１のモード状態とされたものとす
ると、第１の種類のポート１６に入力されるデータは、
第１の種類のポート１６に入力されるアドレスと書き込
み制御信号に従って、制御部１２を通してメモリセル１
１にランダムに書き込まれる。また、第１の種類のポー
ト１６に入力されるアドレスと読み出し制御信号に従っ
て、メモリセル１１からランダムに読み出されたデータ
は、制御部１２を通して第１の種類のポート１６へ取り
出され、図示しない演算処理部へ出力される。このと
き、マルチポートメモリ１０はＲＡＭと同様の動作を行
う。

【００２０】また、第２のモード状態とされたときは、
第２の種類のポート１７に入力されるデータは、制御部
１３を通してシリアルにメモリセル１１に所望数書き込
まれる。このときメモリセル１１はＦＩＦＯメモリと同
様の書き込みを行う。更に、第３のモード状態とされた
ときは、メモリセル１１から制御部１４により順次のア
ドレスからデータがシリアルに読み出され、制御部１４
を通して第３の種類のポート１８へ取り出される。第３
の種類のポート１８を介して取り出された所望数のデー
タは、図示しない出力制御回路へ出力される。このとき
メモリセル１１はＦＩＦＯメモリと同様の読み出しを行
う。

【００２１】また、第１のモード状態のときに、第１の
制御部１２は第２の制御部１３内の巡回型カウントレジ
スタにより計数された入力データ数と、第３の制御部１
４内の巡回型カウントレジスタにより計数された出力デ
ータ数とを、第１の種類のポート１６へ読み出すことが
可能なようになされている。これにより、全体を通して
データの流れを、第１の種類のポート１６に接続されて
いる演算処理部が管理できる。

【００２２】このように、この実施の形態では、すべて
のポートにアドレスバスを設けているのではなく、第２
の種類のポート１７及び第３の種類のポート１８にはア
ドレスバスを省略できるようにしているため、信号線の
数を少なくでき、簡単な構成で低コストなマルチポート
メモリを実現できる。

【００２３】次に、この実施の形態のマルチポートメモ
リ１０を用いた演算装置の一例について説明する。図２
は演算装置の一例のブロック図を示す。同図に示す演算
装置の基本的構成は、本発明者が特願平１０−２７７１
０２号にて提案した演算装置で、演算部２０と、３つの
ポートを有する前記本実施の形態のマルチポートメモリ
２１−１、２１−２及び２１−３と、入力制御部２２
と、出力制御部２３から構成されている。

【００２４】マルチポートメモリ２１−１〜２１−３
は、それぞれ図１の構成のマルチポートメモリであり、
それぞれの第１の種類のポート（図１の１６）のポート
は、演算部２０に共通接続されており、第２の種類のポ
ート（図１の１７）は入力制御部２２に共通接続されて
おり、第３の種類のポート（図１の１８）は出力制御部
２３に共通接続されている。

【００２５】演算部２０は、入力制御部２２に対し入力
指示２４を発し、出力制御部２３に対し出力指示２５を
発すると共に、所望のマルチポートメモリからのデータ
に対し所望の演算を実施するプロセッサである。また、
演算部２０は、前記モード信号を発生してマルチポート
メモリ２１−１〜２１−３にそれぞれ供給する。なお、
モード信号は演算部２０とは別の回路部により発生する
ようにしてもよい。演算部２０の行う演算や入力制御部
２２及び出力制御部２３に指示を出す一連の動作は、演
算部２０が有するローカルバス２６に接続されているＲ
ＯＭ（またはＲＡＭ等）２７に格納されているプログラ
ムに従って実行される。

【００２６】入力制御部２２は、入力指示に従い所望の
マルチポートメモリの第２の種類のポートにデータを外
部から転送し、転送が終了したら入力終了信号を演算部
２０へ発する。出力制御部２３は、出力指示に従い所望
のマルチポートメモリの第３の種類のポートからデータ
を外部へ転送し、転送が終了したら出力終了信号を演算
部２０へ発する。

【００２７】なお、入力制御部２２、出力制御部２３
は、ＤＭＡＣの形態でもよく、例えば、入力指示につい
ては、図示しない外部デバイスの転送元のアドレス、接
続されているマルチポートメモリの転送先のアドレス、
転送データ数を指示する。

【００２８】次に、この実施の形態の動作について、図
３のフローチャートと共に説明する。ここでは、入力が
終了したことを示す入力終了信号と、出力が終了したこ
とを示す出力終了信号を使用する。まず、演算部２０
は、入力指示２４を発し、入力制御部２２に対しマルチ
ポートメモリ２１−１へデータを転送するよう指示する
と共に、第２のモード状態とするモード信号３１を出力
する。これにより、外部から入力される演算すべきデー
タが入力制御部２２からマルチポートメモリ２１−１の
第２の種類のポートに転送されてそのメモリセルに格納
される（ステップ２０１）。そして、演算部２０は、入
力制御部２２から入力終了信号が入力されたかどうかを
監視する（ステップ２０２）。

【００２９】入力制御部２２への所定数のデータ入力が
終了すると、入力制御部２２から演算部２０へ入力終了
信号が出力され、これにより演算部２０は、入力指示２
４を発し、入力制御部２２に対しマルチポートメモリ２
１−２へデータを転送するよう指示すると共に、第２の
モード状態とするモード信号３２を出力する。これによ
り、外部から入力される演算すべきデータが入力制御部
２２からマルチポートメモリ２１−２の第２の種類のポ
ートに入力され、これよりマルチポートメモリ２１−２
のメモリセルに格納される（ステップ２０３）。

【００３０】次に、演算部２０は、マルチポートメモリ
２１−１に対して第１のモード状態とするモード信号３
１を出力して、マルチポートメモリ２１−１のメモリセ
ルに格納されているデータを第１の種類のポートを介し
て読み出し、そのデータに対し所定の演算処理を行い、
その演算結果をマルチポートメモリ２１−１のメモリセ
ルに格納し直す（ステップ２０４）。続いて、入力制御
部２２からの入力終了信号を監視し入力が終了するまで
待つ（ステップ２０５）。

【００３１】入力制御部２２から演算部２０へ入力終了
信号が出力されると、演算部２０は、入力指示２４を再
び発し、入力制御部２２に対しマルチポートメモリ２１
−３へデータを転送するよう指示すると共に、マルチポ
ートメモリ２１−３を第２のモード状態とするモード信
号３３を出力し、またマルチポートメモリ２１−１へ第
３のモード状態とするモード信号を出力する。

【００３２】これにより、外部から入力される演算すべ
きデータが入力制御部２２を通してマルチポートメモリ
２１−３の第２の種類のポートに転送されてそのメモリ
セルに格納されると同時に、マルチポートメモリ２１−
１のメモリセルに格納されている演算結果が、マルチポ
ートメモリ２１−１の第３の種類のポートを介して所定
数読み出され、出力制御部２３を通して外部へ転送され
る（ステップ２０６）。

【００３３】次に、演算部２０は、マルチポートメモリ
２１−２に対して第１のモード状態とするモード信号３
２を出力して、マルチポートメモリ２１−２のメモリセ
ルに格納されているデータをマルチポートメモリ２１−
２の第１の種類のポートを介して読み出し、そのデータ
に対し所定の演算処理を行い、その演算結果をマルチポ
ートメモリ２１−１のメモリセルに格納し直す（ステッ
プ２０４）。続いて、入力制御部２２からの入力終了信
号を監視し入力が終了するまで待ち、かつ、出力制御部
２３からの出力終了信号を監視し出力が終了するのを待
つ（ステップ２０８）。

【００３４】演算部２０は、入力制御部２２の入力終了
を確認し、かつ、出力制御部２３の出力終了を確認する
と、再びステップ２０６の処理に戻り、以降ステップ２
０６〜２０９の処理を繰り返す。ただし、ステップ２０
６で指定するマルチポートメモリは巡回的に指定し、ス
テップ２０７で指定するマルチポートメモリも巡回的に
指定することはいうまでもない。

【００３５】これにより、入力制御部２２によるマルチ
ポートメモリ２１−１〜２１−３へのデータ格納動作
と、前のステップでマルチポートメモリに格納されたデ
ータに対する演算部２０による所定の演算処理及び演算
結果格納処理と、前のステップでマルチポートメモリに
格納された演算結果の出力制御部２３による外部への転
送動作とが並行して行われるため、バスの衝突を回避し
た高速演算が可能となる。

【００３６】なお、本発明は上記の実施の形態に限定さ
れるものではなく、第２の種類のポート１７と第３の種
類のポート１８はそれぞれ単一であるが、第１の種類の
ポート１６は２つ以上あってもよい。また、本発明は、
半導体集積回路にも適用でき、また通信プロトコルプロ
セッサやＤＳＰ（ディジタル・シグナル・プロセッサ）
等の内部メモリにも応用できる。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
アドレスバスを省略したポートを有することにより、信
号線数を少なくできるため、簡単で、かつ、安価にマル
チポートメモリを構成できる。また、本発明によれば、
複数用いることにより入力動作、演算動作、出力動作を
並行して行える演算装置を構成でき、バスのアクセス権
が奪われず、演算部（ＣＰＵ）が十分にその性能を発揮
させることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態のブロック図である。

【図２】本発明装置を用いた演算装置の一例のブロック
図である。

【図３】図２の動作説明用フローチャートである。

【符号の説明】

１０ マルチポートメモリ １１ メモリセル １２、１３、１４ 制御部 １５ モード選択部 １６ 第１の種類のポート １７ 第２の種類のポート １８ 第３の種類のポート

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データが書き込まれ、書き込みデータが
   読み出されるメモリセルと、 アドレスバスを具備し、ランダムにデータをアクセスす
   る入出力ポートである、１つ以上の第１の種類のポート
   と、 前記第１の種類のポートに入力されたデータを、前記メ
   モリセルに書き込み、前記メモリセルに書き込まれたデ
   ータを読み出して前記第１の種類のポートへ出力する、
   １つ以上の第１の制御部と、 アドレスバスを具備せず、巡回的にデータをアクセスす
   る入力ポートである単一の第２の種類のポートと、 前記第２の種類のポートに入力されたデータを、前記メ
   モリセルに書き込む第２の制御部と、 アドレスバスを具備せず、巡回的にデータをアクセスす
   る出力ポートである単一の第３の種類のポートと、 前記メモリセルに書き込まれたデータを読み出して前記
   第３の種類のポートへ出力する第３の制御部とを有する
   ことを特徴とする記憶装置。
2. 【請求項２】 前記第２の制御部は入力データ数を計数
   する第１の巡回型カウントレジスタを有し、前記第３の
   制御部は出力データ数を計数する第２の巡回型カウント
   レジスタを有し、前記第１の制御部は、前記第１及び第
   ２の巡回型カウントレジスタの内容を、前記第１の種類
   のポートを介して出力する機能を有することを特徴とす
   る請求項１記載の記憶装置。
3. 【請求項３】 外部から入力されるモード信号を解析
   し、そのモード信号の指示に基づいて前記第１乃至第３
   の制御部のうち、いずれか一の制御部のみを動作状態と
   し、かつ、残りの制御部は動作禁止状態に制御するモー
   ド選択部を具備することを特徴とする請求項１又は２記
   載の記憶装置。