JP2731743B2 - 通信レジスタ付並列計算機 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は通信レジスタ装置付き並
列計算機に関する。

【０００２】

【従来の技術】複数個の演算プロセッサにより構成され
る並列計算機においては主記憶装置と比較してアクセス
タイムが高速である記憶装置、または、主記憶装置と比
較してアクセススループットが大きい記憶装置、また
は、双方の利点を兼ねそろえた記憶装置を持たせること
により、各プロセッサ間の同期制御、排他制御、並びに
通信制御のための共有変数を、この記憶装置に割り当
て、各演算プロセッサはこの記憶装置にアクセスするこ
とにより、上記制御の処理時間を低減させることができ
るようになる。例えば、２個の演算プロセッサ間で、共
有変数へのリード／ライト処理を介して通信を行う場
合、アクせスタイムの速い通信レジスタを介するほう
が、主記憶装置を介するより、通信処理は高速に実行で
きる。この記憶装置を以下、通信レジスタと呼ぶことに
する。

【０００３】これら同期制御、排他制御、通信制御は、
並列計算機で実行する並列処理において、並列実行が充
分になされないところであり、高並列になるに従い、こ
れら制御の全体の性能に及ぼす影響は非常に大きくな
る。従って、これら制御の処理時間を低減することを目
的とする通信レジスタ構成が、並列計算機の性能向上に
及ぼす効果は非常に大きいものである。

【０００４】並列計算機において、各演算プロセッサは
相互結合網とアクセスパスで結合されており、また、通
信レジスタ装置も相互結合網とアクセスパスで結合され
ている。各演算プロセッサが発行する複数個の通信レジ
スタアクセスリクエストは相互結合網で競合調停され、
調停後選択されたリクエストのみ、通信レジスタ装置に
到達する。通信レジスタ装置に到着したリクエストは、
リクエスト内容に従い通信レジスタへ読み出し、または
書き込み処理を実行する。

【０００５】通常、通信レジスタの使用方法として、通
信レジスタを複数個のワードから成るセットに分割し、
１つのプロセスに対し１つのセットが割り当てられる。
但し、ここでのプロセスとは複数個に分割され、並列実
行される単位（スレッドと言う）からなる１つの処理単
位である。１つのスレッドは演算プロセッサのいづれか
において実行され、複数個のスレッドが同時に複数台の
演算プロセッサで並列に実行処理される。セット内の複
数個のワードの使用方法は、各プログラムにより規定さ
れており、例えば、あるワードは排他制御の為のロック
用フラグとして用いられ、あるワードは同期制御のため
のカウンタに用いられる。また、プロセスが１つのセッ
トの通信レジスタワード数のみで足りない場合には、そ
のプロセスに複数このセットを割り当てるという処置も
ありうる。

【０００６】プロセスが実行を開始する場合、オペレー
ティングシステムに対し通信レジスタのセットを要求す
る。オペレーティングシステムはその要求に対し、ある
セットをそのプロセスに与える。実際には、そのセット
番号をプロセスに与えることになる。プロセスはセット
使用権を受け取ったならば、、各種設定を行った後、並
列実行を開始する。並列実行終了後は、その旨をオペレ
ーティングシステムに通知し、使用したセットを開放す
る。

【０００７】以上のような機能を有する従来の通信レジ
スタ装置付並列計算機は、物理的に１個の装置として構
成された通信レジスタ装置を備え、これを１本のアクセ
スパスを介して相互結合網に接続している。

【０００８】

【発明が解決しようとする課題】上述した従来の通新レ
ジスタ付系列計算機では、複数個の演算プロセッサが発
行する複数個の通信レジスタアクセスのうち、通信レジ
スタ装置に同時にアクセスできるリクエストは１つに限
られる。ところが、高並列計算機においては、システム
ループレット向上の為、同時に複数個のプロセスを並行
して実行処理している。この時、各々のプロセスは使用
する通信レジスタセットは、同一の通信レジス装置内の
通信レジスタ上にある為、異なるプロセスから同時に通
信レジスタアクセスリクエストが発生した場合、相互結
合網により１つのリクエストに絞られてしまう。競合調
停で敗れたリクエストは相互競合網内でホールドされる
ことになるが、このウェイトはそのリクエストを発行し
たプロセスの実行時間を遅れさせ、並列計算機のプロセ
ス実行スループットを低下させるという問題点がある。

【０００９】

【課題を解決するための手段】本発明の装置は、複数の
演算プロセッサと、主記憶装置と、前記演算プロセッサ
間の同期制御、排他制御及び通信制御の高速実行を目的
とする複数アドレスの通信レジスタ装置と、これら各装
置を結合する相互結合網より構成される通信レジスタ付
並列計算機において、前記通信レジスタ装置は、それぞ
れが独立して動作可能な複数個の装置に分割され、ま
た、前記相互結合網には、前記演算プロセッサと１：１
対応の入力ポート並びに前記主記憶装置及び前記通信レ
ジスタ装置と１：１の出力ポートを設け、さらに、前記
演算プロセッサからの前記出力ポートへの接続要求を受
けると、競合すればその調停を行うが無競合なら複数の
前記通信レジスタ装置への同時アクセスを可能とするク
ロスバー制御部を設けたことを特徴とすることを特徴と
する。

【００１０】

【実施例】以下、本発明の実施例を図を用いて説明す
る。図１は複数個の通信レジスタ装置を持つ本発明の並
列計算機の構成例を示している。１１…１ｎは各演算プ
ロセッサ、２は主記憶装置、３０、３１、…、３ｍは各
通信レジスタ装置、４は演算プロセッサ１１〜１ｎ、通
信レジスタ装置３１〜３ｍ及び主記憶装置２を結合する
相互結合網をそれぞれ示す。

【００１１】演算プロセッサ１１〜１ｎは相互結合網４
に対し１ポートのアクセスポートを持ち、また、通信レ
ジスタ装置３１〜３ｍも相互結合網４に対し１ポートの
アクセスポートを持つ。相互結合網４は演算プロセッサ
１１〜１ｎに対し合計ｎポート、通信レジスタ装置３１
〜３ｍに対して合計ｍポート、主記憶装置２に対して１
ポートのアクセスパスをもっている。アクセスポートと
一方のアクセスポートの間にはアクセスパスが張られ、
このパス上をアクセスリクエストが流れる。

【００１２】また他の構成として、アクセススループッ
ト向上を目的にアクセスポート、アクセスパスを多重に
持つ構成も考えられる。例えば、主記憶装置と相互結合
網間にｎ本のアクセスパスを張る構成等がある。

【００１３】演算プロセッサ１１〜１ｎのいずれかが主
記憶アクセス、もしくは通信レジスタアクセスを行う場
合、リクエストを構成し、これをアクセスパスを通じて
相互結合網４に送出する。相互結合網４は複数個の演算
プロセッサから送られて来る複数個のリクエストを競合
調停し、各リクエストが行きたい主記憶装置２、通信レ
ジスタ装置にルーティングを行い、各々にアクセスパス
を通じリクエストを送出する。主記憶装置２、通信レジ
スタ装置に到着したリクエストは、各装置内でリードア
クセス処理、もしくはライトアクセス処置が実行され
る。リードアクセスの場合は、再度、相互結合網４を介
して演算プロセッサにリードデータが返却される。

【００１４】通信レジスタアクセス命令でのアドレス指
定は、ｍ個の通信レジスタ装置３１〜３ｍのいずれかを
指定するフィールドと、通信レジスタ内ワードを指定す
るフィールドの両方が指定される。前者のフィールド長
をａビット、後者のフィールド長をｂビットとした時、
通信レジスタアドレスは（ａ＋ｂ）ビットとなる。但
し、各通信レジスタ装置に１ワードの通信レジスタがあ
るとすると、ｍは２のａ乗数、通信レジスタ内のワード
数は２のｂ乗数となる。また、（ａ＋ｂ）ビットのアド
レスにおいて、装置を指定するａビットが上位ビットと
なり、装置内ワードを示すｂビットは下位ビットとな
る。

【００１５】図２は、相互結合網４を流れるリクエスト
のフォーマットを示している。このリクエストは、アク
セス先が主記憶装置１なのか通信レジスタなのかを示す
アクセス種別フィールド２０１、アクセスする通信レジ
スタ装置が、どの通信レジスタ装置なのかを示すルーテ
ィングアドレスフィールド２０２、アクセスがロードな
のかストアなのか等を示すコードフィールド２０３、ア
クセスする通信レジスタ装置内の通信レジスタワードの
アドレス番地を示すアドレスフィールド２０４、および
データフィールド２０５より成る。ストアアクセスの場
合は、書き込みデータがデータフィールド２０５として
構成され、ロードアクセスの場合には、読みだしデータ
がリプライのデータフィールドとして構成され、リプラ
イが相互結合網４を逆向きに流れ演算プロセッサに返却
される。

【００１６】図３は、通信レジスタ装置３１〜３ｍそれ
ぞれの構成を示す。各通信レジスタ装置は、複数個のワ
ードより構成される通信レジスタと、通信レジスタアク
セスを制御する制御部より構成される。通信レジスタは
０番地から連続的にアドレス番号が振られている。演算
プロセッサからの通信レジスタアクセスでは、この通信
レジスタアドレスを指定することにより、アクセスする
通信レジスタのワードを決めることが出来る。

【００１７】複数個のワードにより構成される通信レジ
スタは主記憶装置２より高速なＲＡＮ３０１で構成す
る。また、このＲＡＭ３０１をアクセスする為に、ライ
トレジスタ３０２、アドレスレジスタ３０３及びリード
レジスタ３０４が備えられており、ライトイネーブル３
０５及びリードイネーブル３０６が供給される。ＲＡＭ
３０１にアクセスしない場合は、ライトイネーブル、リ
ードイネーブル共“０”値にする。

【００１８】ＲＡＭ３０１に対してライトを行う場合、
ライトイネーブル３０２を“１”値にし、ライトをする
ワードのアドレスをアドレスレジスタ３０３に入れ、ラ
イトするデータをライトレジスタ３０２に入れる。次の
タイミングで、ライトレジスタ３０２の値はアドレスレ
ジスタ３０３で指定されたワードに対しライトされる。

【００１９】また、ＲＡＭ３０１に対してリードを行う
場合、リードイネーブル３０６を“１”値にし、リード
するワードのアドレスをアドレスレジスタ３０３に入れ
る。次のタイミングでアドレスレジスタ３０３で指定さ
れたワードの値は、リードレジスタへ３０４入れられ
る。これら、ＲＡＭ周辺部の各レジスタの制御は、通信
レジスタ制御部３１０で制御する。

【００２０】リクエストパケット制御部３１１は、相互
結合網４により到着するリクエストに対する処理を行
う。相互結合網４よりリクエストを受け取ったならば、
コードフィールドをデコードし、ロードアクセスなのか
ストアアクセスなのかも判断するこのデコード結果は通
信レジスタ制御部３１０に送られる。リプライパケット
制御部３１２は、リードレジスタ３０４内のデータをリ
プライのデータフィールド２０５として構成し、相互結
合網４に対スるリプライを生成する。

【００２１】次に、各通信レジスタアクセスにおける、
通信レジスタ装置内での処理方法について述べる。スカ
ラストアアクセスならば、アドレスフィールドで示され
たアドレスの通信レジスタのワードに対し、データフィ
ールド２０５内のデータを書き込む制御となる。即ち、
書き込むタイミングにおいて、アドレスフィールド２０
４内の通信レジスタアドレスをアドレスレジスタ３０３
に入れる。また、データフィールド２０５内の書き込み
データをライトレジスタ３０２に入れる。同時にライト
イネーブル３０５を“１”値にすることにより、次のタ
イミングでスカラストアアクセスが完了する。

【００２２】スカラロードアクセスならば、アドレスフ
ィールドで示されたアドレスの通信レジスタのワードの
値を読みだし、これを、リプライのデータとし、相互結
合網４に送出する制御となる。即ち、読み出すタイミン
グにおいて、アドレスフィールド２０４内の通信レジス
タアドレスをアドレスレジスタ３０３に入れ、同時にリ
ードイネーブル３０６を“１”値にする。次のタイミン
グで読み出されたデータがリードレジスタ３０４に書き
込まれる。このリードレジスタ３０４の保持したデータ
に対し、リプライパケット制御部３１２は、リプライを
構成し相互結合網４に送出する。

【００２３】図４は、相互結合網４の構成を示す。本例
では相互結合網４の基本構成としてフルクロスバースイ
ッチを用いている。相互結合網４の構成としてはバス、
リング等多くのネットワーク構成が本発明に適応できる
が、演算プロセッサＡから通信レジスタ装置甲へのリク
エストと、演算プロセッサＢから通信レジスタ装置乙へ
のリクエストが同時に到達した時に、競合（ブロッキン
グ）が発生しないネットワーク構成が望ましい。フルク
ロスバーは上記例においては、全くブロッキングが生じ
ない。

【００２４】フルクロスバースイッチは、ｎ入力（ｍ＋
１）出力であり、各々ｎ個の演算プロセッサと、ｍこの
通信レジスタ装置、主記憶装置に接続される。４０１、
４０２、…４０ｎはｎ個の入力ポート、４１１、４１２
…４１ｎは入力バッファを示している。４２１、４２２
…４２ｎは入力ポートから来るリクエストと入力バッフ
ァ４１１〜４１ｎからのリクストを選択する２ウェイの
セレクタである。４３０、４３１…４３ｍはｎウェイの
セレクタ、４４０、４４１…４４ｎは（ｍ＋１）個の出
力ポートを示している。４５０はクロスバー制御部を示
している。本構成ではフルクロスバーの構成として入力
バッファが他のフルクロスバーを採用しているが、各種
構成のフルクロスバースイッチも本発明に適用可能であ
る。

【００２５】次に、本クロスバースイッチでのリクエス
トルーティング処理について述べる。入力ポートよりリ
クエストが到着したならば、リクエストのルーティンブ
アドレスフィールド２０２をクロスバー制御部４５０に
送る。このフィールドには（ｍ＋１）この出力ポートの
うち、どの出力ポートに通過したいかが書かれている。
クロスバー制御部４５０は同一の出力ポートに対しポー
トの優先度に従い１つのリクエストを選択する。選択し
た入力ポート番号は、その出力ポート対応のｎウェイセ
レクタのセレクト信号として送られ、選択されたリクス
トはＮウェイにセレクタを通過し、出力ポートに達す
る。

【００２６】選択されなかったリクエストは、入力バッ
ファに一時的に格納され、次のタイミングで再度クロス
バー制御部４５０に対しリクエスト通過要求を出す。ク
ロスバー制御部４５０は、故意にあるポートのリクエス
ト通過を遅れさせることがないように公平なポート優先
度を持つ必要がある。クロスバー制御部４５０は各出力
への接触要求に対し、独立活動時に競合調停制御可能な
構成をとる。例えば、あるタイミングにおいて、入力ポ
ート＃０からのリクエストが出力ポート＃１の通過要求
し、入力ポート＃１からのリクエストが出力ポートと＃
０の通過要求を同時に出したとしても、リクエスト制御
部はこの２つのリクエスト同時に通過させる。従って、
各ｎウェイセレクタも独立に同時動作可能な構成となっ
ている。

【００２７】

【発明の効果】本発明の効果は並列計算機の性能向上に
顕著に見られる。オペーレーティングシステム、ユーザ
プログラムでの通信レジスタアクセスの最適化を十分行
えば、異なるプロセス間の通信レジスタアクセスの競合
を全く無くすことも可能であり、競合発生時に生じるア
クセスの待ちも生じなくなり、通信レジスタアクセスの
ターンアランドタイムの短縮につながる。従って、通信
レジスタアクセスを行う同期制御、排他制御、通信制御
の処理時間の短縮となり、これをルーチンとして利用す
る各システムプログラム、ユーザプログラムの実行時間
と短縮となる。また、この効果は並列計算機システムの
プロセス実行スループット向上にも貢献する。

【図面の簡単な説明】

【図１】本発明の通信レジスタ付並列計算機の構成例を
示す図である。。

【図２】本発明において相互結合網を流れるリクエスト
のフォーマットを示す図である。

【図３】本発明における通信レジスタ装置の構成図であ
る。

【図４】本発明における相互結合網の構成図である。

【符号の説明】

１１，１２，１３…１ｎ 演算プロセッサ ２ 主記憶装置 ３１，３２，３３…３ｍ 通信レジスタ装置 ４ 相互結合網 ３０１ ＲＡＭ ３０２ ライトレジスタ ３０３ アドレスレジスタ ３０４ リードレジスタ ３０５ ライトイネーブル ３０６ リードイネーブル ３１０ 通信レジスタ制御部 ３１１ リクエストパケット制御部 ３１２ リプライパケット制御部 ４０１〜４０ｎ 入力ポート ４１１〜４１ｎ 入力バッファ ４２１〜４２ｎ ２ウェイセレクタ ４３０〜４３ｎ ｎウェイセレクタ ４４１〜４４ｎ 出力ポート ４５０ クロスバー制御部

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数の演算プロセッサと、主記憶装置
   と、前記演算プロセッサ間の同期制御、排他制御及び通
   信制御の高速実行を目的とする複数アドレスの通信レジ
   スタ装置と、これら各装置を結合する相互結合網より構
   成される通信レジスタ付並列計算機において、 前記通信レジスタ装置は、それぞれが独立して動作可能
   な複数個の装置に分割され、 また、前記相互結合網には、前記演算プロセッサと１：
   １対応の入力ポート並びに前記主記憶装置及び前記通信
   レジスタ装置と１：１の出力ポートを設け、さらに、前
   記演算プロセッサからの前記出力ポートへの接続要求を
   受けると、競合すればその調停を行うが無競合なら複数
   の前記通信レジスタ装置への同時アクセスを可能とする
   クロスバー制御部を設けたことを特徴とすることを特徴
   とする通信レジスタ付並列計算機。
2. 【請求項２】 前記主記憶装置と前記相互結合網との間
   に、前記演算プロセッサと同数のポートを設けたことを
   特徴とする請求項１記載の通信レジスタ付並列計算機。