JPH10173516A - Ｆｐｇａにおいてプログラム可能スイッチ素子の複数の構成設定間で時間多重化するためのメモリシステム - Google Patents

Ｆｐｇａにおいてプログラム可能スイッチ素子の複数の構成設定間で時間多重化するためのメモリシステム

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JPH10173516A
JPH10173516A JP9002064A JP206497A JPH10173516A JP H10173516 A JPH10173516 A JP H10173516A JP 9002064 A JP9002064 A JP 9002064A JP 206497 A JP206497 A JP 206497A JP H10173516 A JPH10173516 A JP H10173516A
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fpga
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Abstract

(57)【要約】 【課題】本発明の目的は、ＦＰＧＡの構成を迅速に変更
するための装置及び方法を提供することである。 【解決手段】上記目的は、プログラム可能スイッチ素子
の所定の設定を格納する複数のメモリセルと、該複数の
メモリセルの各々から出力を受信し、上記プログラム可
能スイッチ素子を駆動するために、上記メモリセルから
の出力の１つを選択するタイム・スライス・セレクタ
と、該タイム・スライス・セレクタを制御して、上記プ
ログラム可能スイッチ素子を駆動するために、上記複数
のメモリセルのどれを選択するかを判定するタイム・ス
ライス・コントローラとからなる、メモリシステムによ
って達成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、フィール
ド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）に関
し、とりわけ、ＦＰＧＡの複数のプログラム可能な構成
を時間多重化するためのシステムに関する。
【０００２】
【従来の技術】ＦＰＧＡは、デジタル電子システム設計
者が論理を実現する方法に革命をもたらしている。数千
の論理ゲートを実現するための開発費及びターンアラウ
ンド時間の急激な低減によって、ＦＰＧＡは、半導体産
業に影響を及ぼす新たな能力をもたらすものである。Ｆ
ＰＧＡは、今後のデジタル・システムの設計方法を一変
させようとしている。
【０００３】ＦＰＧＡのようなプログラム可能論理デバ
イスの利用は、その再プログラム可能性よって得られる
柔軟性のため、広く行き渡っている。ＦＰＧＡには、一
般に、デジタル電子装置設計者が所望する論理機能を与
えるために、互いにプログラム可能に相互接続すること
ができる、プログラム可能論理ブロックのアレイが含ま
れている。プログラム可能論理ブロックのそれぞれが、
個々に、多数の異なる論理機能の任意の１つを実施する
ようにプログラムすることが可能である。ＦＰＧＡは、
所望の構成に従ってプログラム可能論理ブロックを互い
に結合するための構成可能経路指定マトリックスを備え
ている。ＦＰＧＡには、構成メモリセルも含まれてい
る。構成メモリセルは、各プログラム可能論理ブロック
によって実施される機能を特定するために、プログラム
可能論理ブロックに結合され、また、プログラム可能論
理ブロックの入力及び出力の結合を特定するために、構
成可能な経路指定マトリックスに結合される。各プログ
ラム可能論理ブロックは、いくつかの構成メモリセルに
結合される。各構成経路指定マトリックスは、いくつか
の構成メモリセルに結合される。構成メモリセルに異な
る値を格納することによって、その機能及び結合に関し
て、各プログラム可能論理ブロックは、個別にプログラ
ムすることができる。
【０００４】各プログラム可能論理ブロック、及び構成
可能経路指定マトリックスは、複数のプログラム可能ス
イッチ素子からなる。プログラム可能スイッチ素子の設
定によって、各プログラム可能論理ブロック内に含まれ
る論理機能、及びプログラム可能論理ブロックの入力と
出力の結合が規定される。プログラム可能スイッチ素子
の設定は、構成メモリセル内に格納された情報によって
決定される。現在のところ、各構成メモリセルは、特定
のプログラム可能スイッチ素子に対応する。プログラム
可能スイッチ素子の設定を修正し、これによって、論理
ブロックによって規定される論理を修正するために、構
成メモリ内の情報を修正しなければならない。
【０００５】一般に、ＦＰＧＡ内の構成メモリセルによ
って設定されるプログラム可能スイッチ素子には３つの
タイプがある。この３つのタイプには、交差点スイッ
チ、参照テーブル、及びマルチプレクサが含まれる。３
タイプのプログラム可能スイッチ素子の全てについて、
構成メモリセルに格納された値によって、対応するプロ
グラム可能スイッチ素子の設定及び構成が決定される。
【０００６】現在のところ、ＦＰＧＡには、構成メモリ
の全情報をＦＰＧＡへと同時にロードしなければならな
いという事実によって制限がある。いったんロードする
と、構成メモリによって規定されるＦＰＧＡ構成は、新
たな構成がロードされるまで、静的である。動的であ
り、迅速に変更可能である構成のＦＰＧＡを備えること
が望ましい。ＦＰＧＡは、外部コントローラ又はマイク
ロプロセッサとの対話を伴わずに、ＦＰＧＡの構成メモ
リセルを動的に修正できるべきである。また、ＦＰＧＡ
の構成メモリによって規定される論理の任意の部分に迅
速に修正を加えることができるが、論理の他の部分は、
静的なままであることが望ましい。こうした構成の場
合、ハードウェアにおいて実施される計算速度の利点
が、ハードウェアによる実施に固有の一般的な柔軟性の
欠如による制約を受けることなく、実現可能になる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、ＦＰ
ＧＡの構成を迅速に変更するための装置及び方法を提供
することである。
【０００８】本発明の他の目的は、動作時に、ＦＰＧＡ
の構成メモリへと構成の変更をロードするのに外部コン
トローラを必要とすることなく、構成変更を達成するこ
とである。ＦＰＧＡの構成変更は、ユーザ提供のクロッ
クによって決まる周波数で生じさせることができる。こ
のアーキテクチャによって、電子ハードウェアの実施に
おける柔軟性が、現在入手可能なものよりもはるかに大
きくなる。
【０００９】
【課題を解決するための手段】本発明の１つの実施例
は、ＦＰＧＡ内におけるプログラム可能スイッチ素子の
複数の設定間での時間多重化のためのメモリシステムで
ある。該システムには、プログラム可能スイッチ素子の
所定の設定を格納する、複数のメモリセルと、該複数の
メモリセルの各々から出力を受信し、プログラム可能ス
イッチ素子を駆動するために、メモリセルからの出力の
１つを選択する、タイム・スライス・セレクタと、該タ
イム・スライス・セレクタを制御し、プログラム可能ス
イッチ素子を駆動するために、複数のメモリセルのどれ
を選択するかを決定する、タイム・スライス・コントロ
ーラとが含まれる。
【００１０】本発明の他の実施例には、複数のプログラ
ム可能スイッチ素子が含まれ、そのうちの少なくとも１
つが、プログラム可能スイッチ素子の所定の構成を格納
する複数のメモリセルを備える。
【００１１】本発明の他の実施例には、複数の半スタテ
ィック・ランダム・アクセス・メモリセルと、タイム・
スライス・セレクタとが含まれる。タイム・スライス・
セレクタは、複数のＰチャネル・トランジスタからな
り、１つのＰチャネル・トランジスタは、複数の半スタ
ティック・ランダム・アクセス・メモリセルの各々に対
応する。半スタティック・ランダム・アクセス・メモリ
セルの各々は、対応するＰチャネル・トランジスタがオ
ンになると、対応するプログラム可能スイッチ素子の設
定を決定する。
【００１２】本発明の他の態様及び利点については、例
として本発明の原理を示す添付図面に関連してなされ
る、以下の詳細な説明から明らかになるであろう。
【００１３】
【発明の実施の形態】例示目的のために図面に示すよう
に、本発明は、ＦＰＧＡの動的構成を可能にするＦＰＧ
Ａ構成メモリ・アーキテクチャにおいて具現化されてい
る。すなわち、ＦＰＧＡの構成は、ＦＰＧＡの構成メモ
リセルの再ロードを必要とせずに、非常に迅速に修正ま
たは更新することが可能である。ＦＰＧＡのプログラム
可能スイッチ要素の設定は、外部コントローラとの対話
を必要とせずに、非常に迅速に修正される。外部クロッ
ク以外、ＦＰＧＡ外部の回路要素からの対話を行わず
に、プログラム可能スイッチ素子の再構成が実施可能で
ある。ＦＰＧＡの動的構成は、構成メモリセルのロード
前に、予め決定し、特徴づけることが可能である。構成
メモリセルのロードが済むと、ＦＰＧＡ内におけるプロ
グラム可能スイッチ素子の設定の進行は、ＦＰＧＡの回
路要素によって制御可能になる。本発明によれば、ユー
ザ提供のクロック信号の１サイクル当たり１回の頻度
で、ＦＰＧＡ構成の全てまたは一部を修正することが可
能になる。
【００１４】図１には、本発明の１つの実施例が示され
ている。複数の構成メモリセル１２には、ＦＰＧＡプロ
グラム可能スイッチ素子１１の所定の設定が格納されて
いる。一般に、複数の構成メモリセル１２のうちの１つ
だけが、一度につき、ＦＰＧＡプログラム可能スイッチ
素子１１の設定を決定する。タイム・スライス・セレク
タ１５が、複数の構成メモリセル１２のうちどのメモリ
セルに、プログラム可能スイッチ素子１１の設定を決定
させるかを選択する。
【００１５】信号レベル・シフト回路１７によって、タ
イム・スライス・セレクタ１５からの信号レベルが、プ
ログラム可能スイッチ素子１１を駆動して、２つの状態
のうち所望の１つの状態にするのに十分な大きさになる
という保証が得られる。一般に、プログラム可能スイッ
チ素子１１は、プログラム可能スイッチ素子１１内のト
ランジスタを「オン」又は「オフ」のいずれかにするこ
とによって、２つの状態の一方にセットされる。信号レ
ベル・シフト回路１７によって、プログラム可能スイッ
チ素子を駆動する信号の電圧揺動が、トランジスタを完
全に「オン」又は「オフ」にするのに十分な大きさにな
るという保証が得られる。
【００１６】タイム・スライス・コントローラ１９が、
タイム・スライス・セレクタ１５の選択を決定する。従
って、複数の構成メモリセル１２のうち、特定の時点に
おいてプログラム可能スイッチ素子１１を駆動するメモ
リセルは、タイム・スライス・コントローラ１９によっ
て制御される。
【００１７】タイム・スライス・コントローラ１９は、
所定の数の状態にわたって、タイム・スライス・コント
ローラ１９の刻時に使用可能である、クロック信号cloc
k1を受信する。タイム・スライス・コントローラ１９の
状態の各々は、タイム・スライス・セレクタ１５を制御
して、複数の構成メモリセル１２の異なるメモリセルを
レベル・シフト回路要素１７に電気的に接続し、次い
で、プログラム可能スイッチ素子１１が駆動可能にな
る。従って、プログラム可能スイッチ素子１１の設定
は、クロック信号clock1の１サイクル当たり１回の頻度
で修正可能である。
【００１８】複数の構成セル１２、タイム・スライス・
セレクタ１５、レベル・シフタ１７、及びタイム・スラ
イス・コントローラ１９の全てが、協働して、多重構成
セル２０を形成する。
【００１９】図１には、１つだけのプログラム可能スイ
ッチ素子１１用のＦＰＧＡ構成メモリ・アーキテクチャ
が示されている。ＦＰＧＡは、多数のプログラム可能ス
イッチ素子１１からなる。従って、図１に示すＦＰＧＡ
構成メモリ・アーキテクチャは、ＦＰＧＡ内のプログラ
ム可能スイッチ素子１１の各々に対して複製可能であ
る。このアーキテクチャによって、クロック信号clock1
の１サイクル当たり１回の頻度で、ＦＰＧＡ内のプログ
ラム可能スイッチ素子１１の１つ、いくつか、又は全て
を修正することが可能になる。
【００２０】ＦＰＧＡは、ＦＰＧＡ内におけるユーザ論
理を規定する、プログラム可能論理ブロック、及び構成
可能経路指定マトリックスからなる。各プログラム可能
論理ブロック、及び構成可能経路指定マトリックスは、
複数のプログラム可能スイッチ素子からなる。プログラ
ム可能スイッチ素子の設定によって、各プログラム可能
論理ブロック内に含まれる論理機能と、プログラム可能
論理ブロックの入力及び出力の結合とが規定される。こ
のアーキテクチャによって、クロック信号clock1の１サ
イクル当たり１回の頻度で、ＦＰＧＡ内のプログラム可
能スイッチ素子１１の１つ、いくつか、又は全てを修正
することが可能になる。従って、このアーキテクチャに
よって、クロック信号clock1の１サイクル当たり１回の
頻度で、ＦＰＧＡ内のユーザ論理を再規定することが可
能になる。
【００２１】各個別のプログラム可能スイッチ素子の動
的制御によって、本発明は極めて強力なものになる。Ｆ
ＰＧＡ内の論理機能の実施は、プログラム可能スイッチ
素子の設定によって規定される。一般に、論理機能は、
複数のプログラム可能スイッチ素子の設定によって規定
される。複数のプログラム可能スイッチ素子のうちの少
なくとも１つの素子の設定を修正することによって、Ｆ
ＰＧＡに関する論理機能が再規定されることになる。従
って、複数のプログラム可能スイッチ素子の各々に制御
を加えることによって、クロック信号clock1の各サイク
ル毎に、膨大な数の可能な論理機能を実施することがで
きる。一般に、可能な論理機能の数は、構成メモリセル
の数により制限される。１つの論理機能から他の論理機
能への修正は、外部コントローラによる構成可能メモリ
セルへの再ロードを伴わずに実施される。
【００２２】プログラム可能スイッチ素子の最も単純な
ものは、図２に示すように、交差点スイッチ２１であ
る。交差点スイッチ２１は、本発明において規定される
多重構成セル２０によって駆動される。多重構成セル２
０は、図１に示す点線のボックスに囲まれた機能性から
なる。交差点スイッチ２１は、それが「オン」状態にセ
ットされると、ＦＰＧＡ内の第１のワイヤ２３と第２の
ワイヤ２５を接続する。交差点スイッチ２１は、一般
に、Ｎチャネルのトランジスタから構成される。ＦＰＧ
Ａ内のワイヤ２３、２５は、独立したプログラム可能論
理ブロックの入力、又は出力を接続するために利用でき
る。すなわち、ワイヤ２３、２５は、プログラム可能論
理ブロックの入力と出力の結合を特定する、構成可能経
路指定マトリックスの一部とすることが可能である。図
１に示すように、交差点スイッチ２１は、交差点スイッ
チ２１のＮチャネル・トランジスタを「オン」にするこ
とによって、２つの独立したワイヤ２３、２５を接続す
る。これは、一般に、交差点スイッチ２１に対応する多
重構成セル２０に、高論理値を格納することによって実
施される。交差点スイッチ２１内のＮチャネル・トラン
ジスタを「オン」にすることによって、第１のワイヤ２
３と第２のワイヤ２５が接続される。複数の交差点スイ
ッチに対応する複数の構成メモリセルに格納すべき値
は、ＦＰＧＡのプログラム可能論理ブロック、及び経路
指定マトリックスの必要とされる構成を知ることによっ
て決定される。
【００２３】第２のタイプのプログラム可能スイッチ素
子は、図３に示す参照テーブルである。単一の参照テー
ブルには、複数の参照テーブル構成入力が必要である。
従って、複数のプログラム可能スイッチ素子入力が必要
になる。図３には、３入力の参照テーブルが示され、こ
れには、８つの参照テーブル構成入力３１と８つの多重
構成セル２０が必要である。参照テーブルは、関数発生
器とも呼ばれ、構成可能論理ブロックの基本単位であ
る。
【００２４】参照テーブルは、多重構成セル２０から構
成される２n×１ のメモリとして組み合わせ論理を実施
する。メモリは、ｎ個の入力によってアドレス指定され
る、参照テーブルとして用いられる。あるタイム・スラ
イスの間、参照テーブルは、参照テーブルの入力の
((２)2)nの関数の任意の１つを実施することが可能であ
る。ＦＰＧＡがプログラムされると、各タイム・スライ
ス毎に実施される関数の真理値表に対応するビット・パ
ターンがメモリにロードされる。図３の参照テーブル
は、３つの入力Ａ、Ｂ、Ｃを備えている。従って、任意
のタイム・スライスの間に、この参照テーブルによっ
て、６４個の異なる関数を構成することが可能である。
【００２５】図３に示すように、多重構成セル２０は、
参照テーブル・トランジスタ３３のドレイン上にバイア
スをセットする。参照テーブルに対する入力Ａ、Ｂ、Ｃ
は、参照テーブル３３、３４のどちらをオンにするかを
決定する。従って、多重構成セル２０に格納された参照
テーブル構成入力の時間依存値によって、ＦＰＧＡ内の
構成可能論理ブロック内に含まれる参照テーブルの論理
機能が決定される。
【００２６】第３のタイプのプログラム可能スイッチ素
子は、図４に示すマルチプレクサ４３である。マルチプ
レクサ４３は、特殊ケースの１次元経路指定構造であ
る。マルチプレクサ４３は、任意の幅（任意の入力数）
とすることが可能であるが、マルチプレクサの幅が増す
と、より多くの多重構成セル２０が必要になる。図４の
マルチプレクサ４３は、４つの入力Ａ、Ｂ、Ｃ、Ｄを備
えており、２つのマルチプレクサ制御入力４１を必要と
する。マルチプレクサで実施される、多数入力を備えた
スイッチによって、スイッチの制御に必要な多重構成セ
ル２０の数を減らすことが可能になる。従って、マルチ
プレクサによって、大型スイッチ用のＦＰＧＡ面積を節
約することが可能になる。図４に示すマルチプレクサの
機能性をスイッチで実施した場合には、４つの多重構成
セル２０が必要になったであろう。しかし、図４に示す
マルチプレクサ４３は、２つの構成セル２７しか必要と
しない。従って、この特殊ケースの場合、マルチプレク
サ４３でスイッチ機能を実施することによって、２つの
構成メモリセルの低減が実現される。ＦＰＧＡ内におけ
るマルチプレクサ構造は、多数の入力を受信する。各タ
イム・スライス毎に、関連する多重構成セル２０が、多
数の入力のうちどれを切り換えて、マルチプレクサの出
力に接続するかを決定する。マルチプレクサに接続され
る入力数が増すと、必要とされるマルチプレクサ制御入
力４１、及び関連する多重制御セル２０の数も増大す
る。
【００２７】本発明の利用が可能な用途の一例として、
音声または画像認識がある。本発明によれば、高速で、
低コストの解決策が得られる。図５に示すように、音声
サウンド・バイトが、マイクロフォン５１によって受信
され、音声サウンド・バイトのデジタル表現を生成する
サンプラ５３によって、デジタル的にサンプリングされ
る。音声サウンド・バイトが何を表しているかの判定ま
たは認識のために、デジタル表現は、それぞれ、複数の
既知の音声サウンド・バイトの１つを表す、１組のデジ
タル・テンプレートと比較される。
【００２８】本発明を利用すれば、複数Ｎのデジタル論
理テンプレートを、Ｎの異なる既知の音声サウンド・バ
イト用のＦＰＧＡ５５の構成メモリに格納することによ
って、この問題を解決することができる。特定の既知の
音声サウンド・バイトについてデジタル論理テンプレー
トを実施するのに、Ｍ個のプログラム可能スイッチ素子
が必要になる場合、Ｎ個のデジタル論理テンプレートを
全て格納するためには、Ｍ×Ｎの構成メモリセルが必要
になる。プログラム可能スイッチ素子の各々について、
Ｎ個の構成メモリセルに、Ｎ個の既知の音声サウンド・
バイトの各々用のデジタル論理テンプレートを実施する
のに必要なデジタル値がロードされる。構成メモリセル
にデジタル論理テンプレートがロードされると、クロッ
ク信号clock1によって一度に１つずつ、テンプレートを
ステップ実施することが可能である。最もぴったりと一
致するデジタル論理テンプレートに関連したデジタル論
理をセットして、一致論理部５７に最大デジタル値を出
力することができる。一致部が最大デジタル値を受信し
た時点において、複数Ｎの構成メモリセルのうちのどれ
がプログラム可能スイッチ素子の設定を行っていたかを
知ることによって、デジタル音声サウンド・バイトに一
致するデジタル論理テンプレートを判定することが可能
になる。各デジタル論理テンプレートは、異なる音声サ
ウンド・バイトに対応する。従って、受信音声サウンド
・バイトの認識が可能である。図５のブロックＴ１、Ｔ
２、．．．ＴＮは、複数Ｎのデジタル論理テンプレート
の各々に関連したデジタル論理を表している。
【００２９】この応用例におけるテンプレート論理は、
ハードウェアで実施される。従って、デジタル音声サウ
ンド・バイトと既知の各デジタル論理テンプレートとの
一致は、ソフトウェアによって一致計算を実施する場合
に比べると、はるかに迅速に実行される。従って、本発
明の実施形態を利用した音声サウンド・バイト一致計算
は、音声サウンド・バイトの一致を計算する専用マイク
ロプロセッサよりもはるかに迅速である。
【００３０】全てのテンプレートは、用途特定集積回路
（ＡＳＩＣ）におけるデジタル論理アレイで実施可能で
ある。しかし、デジタル論理テンプレートが多数になる
と、ＡＳＩＣは、極めて大きく、高価なものになる可能
性がある。デジタル論理テンプレートを修正しなければ
ならない場合には、ＡＳＩＣを取り替えなければならな
い。
【００３１】大型テンプレートの場合、本ＦＰＧＡアー
キテクチャには、各デジタル論理テンプレート毎に、Ｆ
ＰＧＡの構成セルの再ロードが必要である。しかし、テ
ンプレート構成の各々について、既存のＦＰＧＡの構成
メモリセルに再ロードするには、コントローラがテンプ
レート構成の各々をロードするのに必要とする時間に起
因して、実質的に更に多くの処理時間が必要になる。
【００３２】図６には、複数の構成メモリセル１２の実
施形態が示されている。図６において、複数の構成メモ
リセル１２は、半スタティック・ランダム・アクセス・
メモリ（ＳＲＡＭ）セルを用いて実施されている。半Ｓ
ＲＡＭセルが必要とするスペースは、標準ＳＲＡＭセル
に比べてはるかに小さい。図７には、２つのビット線
と、２つのＮチャネル電界効果トランジスタ（ＦＥＴ）
を備えた、標準ＳＲＡＭが示されている。図８には、１
つのビット線と、１つのＮチャネルＦＥＴだけしか備え
ていない、半ＳＲＡＭセルが示されている。標準ＳＲＡ
Ｍは、より多くのスペースと部品を必要とするが、より
高速で、より信頼性が高い。言うまでもないが、ＳＲＡ
Ｍは、構成メモリセル１２の可能な実施例の１つにすぎ
ない。
【００３３】図９には、タイム・スライス・セレクタの
実施形態が示されている。この場合、タイム・スライス
・セレクタ１５は、複数のＰチャネルＦＥＴで実施され
る。各ＰチャネルＦＥＴのゲートは、タイム・スライス
・コントローラ１９の異なる出力に電気的に接続されて
いる。タイム・スライス・コントローラは、選択された
ＰチャネルＦＥＴをオンにする。これにより、信号レベ
ル・シフト回路１７が、ＰチャネルＦＥＴに関連した半
ＳＲＡＭメモリセルに接続される。
【００３４】一般に、ＰチャネルＦＥＴは、Ｎチャネル
ＦＥＴほど電流を導通しない。この理由のために、大部
分の回路用途において、ＰチャネルＦＥＴよりもＮチャ
ネルＦＥＴが利用される。しかし、本応用例の場合に
は、ＰチャネルＦＥＴによって導通する低レベルの電流
が、ＰチャネルＦＥＴをより望ましいものにする。半Ｓ
ＲＡＭセルの出力に接続されると、ＰチャネルＦＥＴ
は、ＮチャネルＦＥＴに比べて、半ＳＲＡＭセルに格納
されている情報に重ね書きすることになる可能性が低
い。従って、ＰチャネルＦＥＴでタイム・スライス・セ
レクタを構成することによって、全ＳＲＡＭセルよりも
必要とするスペースが小さく、構成要素が少なくて済む
半ＳＲＡＭセルで、構成メモリセルを実施することが可
能になる。
【００３５】タイム・スライス・コントローラ１９は、
シフト・レジスタで実施することも可能である。一般
に、プログラム可能スイッチ素子１１をセットするの
は、一度に１つの構成メモリセル１２だけである。従っ
て、タイム・スライス・コントローラ１９は、一般に、
複数のコントローラ出力７５からなる。プログラム可能
スイッチ素子１１の設定を決定することになる、構成メ
モリセル１２の個々のメモリに対応する特定のＰチャネ
ル・トランジスタが、コントローラ出力７５によって選
択的にオンにされる。従って、任意の所定時点におい
て、複数の出力７５のうちの１つだけが活性状態にな
る。タイム・スライス・コントローラ１９が、シフト・
レジスタによって実施される場合、一度に活性状態にな
るのは、シフト・レジスタの複数の出力のうちの１つだ
けである。活性出力は、タイム・スライス・コントロー
ラのシフト・レジスタ内における複数のレジスタ内にお
いて、１つのレジスタから他のレジスタにシフトされ
る。活性出力は、タイム・スライス・セレクタ１５内の
Ｐチャネル・トランジスタをオンにする出力である。言
うまでもないが、これは、実施例の１つに過ぎず、他の
タイム・スライス・コントローラの実施例も可能であ
る。
【００３６】図１０には、レベル・シフタ１７とプログ
ラム可能スイッチ素子１１の間に挿入される、パイプラ
イン同期化装置８１が示されている。図９において、パ
イプライン同期化装置８１は、Ｄフリップ・フロップで
実施される。言うまでもないが、これは実施例の１つで
しかなく、他のパイプライン同期化装置８１も可能であ
る。Ｄフリップ・フロップは、同期クロックのクロック
・エッジを受信すると、レベル・シフタの出力において
信号をラッチする。Ｄフリップ・フロップのＱ出力は、
プログラム可能スイッチ素子１１に電気的に接続され
る。従って、プログラム可能スイッチ素子の制御は、Ｆ
ＰＧＡ内の他の電子回路要素のタイミングと同期させる
ことが可能である。
【００３７】同期クロックCLK とクロック信号clock1と
の間には全く関連性がなくてもよい。クロック信号cloc
k1は、複数の状態を通じて、タイム・スライス・コント
ローラ１９の刻時を行う。同期クロックCLK によって、
所望のプログラム可能スイッチ素子が、同期クロック・
サイクル間において静的であるという保証が得られる。
【００３８】本発明の機能ブロックは、多種多様に接続
することが可能である。例えば、単一のタイム・スライ
ス・コントローラ１９は、たった１つのタイム・スライ
ス・セレクタ１５ではなく、複数のタイム・スライス・
セレクタ１５に接続することも可能である。単一のレベ
ル・シフタ１７は、たった１つのプログラム可能スイッ
チ素子ではなく、複数のプログラム可能スイッチ素子１
１に電気的に接続することも可能である。単一のタイム
・スライス・セレクタ１５は、たった１つのレベル・シ
フタ１７ではなく、複数のレベル・シフタ１７に電気的
に接続することも可能である。
【００３９】本発明の特定の実施例について説明及び例
示してきたが、本発明は、そのように説明及び例示した
部分の特定の形態又は構成に限定されるものではない。
本発明は、特許請求の範囲によってのみ限定される。
【００４０】以下に、本発明の実施態様を列挙する。
【００４１】１．ＦＰＧＡ内のプログラム可能スイッチ
素子の複数の設定間で時間多重化するためのメモリシス
テムにおいて、プログラム可能スイッチ素子の所定の設
定を格納する複数のメモリセルと、該複数のメモリセル
の各々から出力を受信し、上記プログラム可能スイッチ
素子を駆動するために、上記メモリセルからの出力の１
つを選択するタイム・スライス・セレクタと、該タイム
・スライス・セレクタを制御して、上記プログラム可能
スイッチ素子を駆動するために、上記複数のメモリセル
のどれを選択するかを判定するタイム・スライス・コン
トローラと、からなるメモリシステム。
【００４２】２．複数のプログラム可能スイッチ素子か
ら更になり、該プログラム可能スイッチ素子の少なくと
も１つが、少なくとも１つのプログラム可能スイッチ素
子の所定の構成を格納する、複数のメモリセルを備える
ことを特徴とする、前項１に記載のＦＰＧＡ内のメモリ
システム。
【００４３】３．前記プログラム可能スイッチ素子は、
交差点スイッチであることを特徴とする、前項１に記載
のメモリシステム。
【００４４】４．前記プログラム可能スイッチ素子は、
参照テーブル入力であることを特徴とする、前項１に記
載のメモリシステム。
【００４５】５．前記プログラム可能スイッチ素子は、
マルチプレクサ制御入力であることを特徴とする、前項
１に記載のメモリシステム。
【００４６】６．前記メモリセルの少なくとも１つは、
半スタティック・ランダム・アクセス・メモリセルから
なることを特徴とする、前項１に記載のメモリシステ
ム。
【００４７】７．前記メモリセルの少なくとも１つは、
標準ＳＲＡＭセルからなることを特徴とする、前項１に
記載のメモリシステム。
【００４８】８．前記タイム・スライス・セレクタは、
複数のＰチャネル・トランジスタからなり、該複数のＰ
チャネル・トランジスタの各Ｐチャネル・トランジスタ
は、前記複数のメモリセルの異なる１つに対応し、１つ
のメモリセルが、対応するＰチャネル・トランジスタに
よって、対応するプログラム可能スイッチの設定を決定
することを特徴とする、前項１に記載のメモリシステ
ム。
【００４９】９．前記複数のメモリセルは、１つの半ス
タティック・ランダム・アクセス・メモリセルからな
り、前記タイム・スライス・セレクタは、複数のＰチャ
ネル・トランジスタからなり、該複数のＰチャネル・ト
ランジスタの各Ｐチャネル・トランジスタは、複数の半
スタティック・ランダム・アクセス・メモリセルの異な
る１つに対応し、１つの半スタティック・ランダム・ア
クセス・メモリセルが、対応するＰチャネル・トランジ
スタによって、対応するプログラム可能スイッチ素子の
設定を決定することを特徴とする、前項１に記載のメモ
リシステム。
【００５０】１０．前記タイム・スライス・コントロー
ラは、所定の数の状態を通じてタイム・スライス・コン
トローラの刻時を行うユーザ提供のクロックに接続され
ることを特徴とする、前項１に記載のメモリシステム。
【００５１】１１．前記タイム・スライス・セレクタ
は、シフト・レジスタからなることを特徴とする、前項
９に記載のメモリシステム。
【００５２】１２．前記レベル・シフタは、前記プログ
ラム可能スイッチ素子が、２つの状態の一方に完全にセ
ットされることを保証することを特徴とする、前項１に
記載のメモリシステム。
【００５３】１３．パイプライン同期化装置が、前記プ
ログラム可能スイッチ素子の設定を、同期クロックと同
期可能にすることを特徴とする、前項１に記載のメモリ
システム。
【００５４】１４．ＦＰＧＡ内のプログラム可能スイッ
チ要素の複数の設定間で、時間多重化するための方法に
おいて、複数のメモリセル内における上記プログラム可
能スイッチ素子の所定の設定を格納するステップと、上
記複数のメモリセルの１つから出力を選択し、上記プロ
グラム可能スイッチ素子を駆動するステップと、を含む
方法。
【００５５】１５．半ＳＲＡＭセルと、半ＳＲＡＭセル
を選択するＰチャネル・トランジスタと、からなる装
置。
【００５６】１６．前記複数のスイッチ素子は、音声認
識テンプレートの構成を決定し、複数のデジタル音声認
識テンプレートが、前記複数のスイッチ素子の各々に対
応する前記複数のメモリセルに格納されることを特徴と
する、前項２に記載のメモリシステム。
【００５７】１７．前記複数のスイッチ素子は、画像認
識テンプレートの構成を決定し、複数のデジタル画像認
識テンプレートが、前記複数のスイッチ素子の各々に対
応する前記複数のメモリセルに格納されることを特徴と
する、前項２に記載のメモリシステム。
【００５８】
【発明の効果】本発明は上述のように構成したので、Ｆ
ＰＧＡの構成は、ＦＰＧＡの構成メモリセルの再ロード
を必要とせずに、非常に迅速に修正または更新すること
が可能となる。ＦＰＧＡのプログラム可能スイッチ要素
の設定は、外部コントローラとの対話を必要とせずに、
非常に迅速に修正される。外部クロック以外、ＦＰＧＡ
外部の回路要素からの対話を行わずに、プログラム可能
スイッチ素子の再構成が実施可能である。ＦＰＧＡの動
的構成は、構成メモリセルのロード前に、予め決定し、
特徴づけることが可能である。構成メモリセルのロード
が済むと、ＦＰＧＡ内におけるプログラム可能スイッチ
素子の設定の進行は、ＦＰＧＡの回路要素によって制御
可能になる。本発明によれば、ユーザ提供のクロック信
号の１サイクル当たり１回の頻度で、ＦＰＧＡ構成の全
てまたは一部を修正することが可能になる。
【図面の簡単な説明】
【図１】本発明のＦＰＧＡ構成メモリ・アーキテクチャ
のブロック図である。
【図２】ＦＰＧＡ内における多重構成可能なメモリセル
と交差点スイッチとの間の接続を示す図である。
【図３】ＦＰＧＡ内における複数の多重構成メモリセル
と参照テーブルとの間の接続を示す図である。
【図４】ＦＰＧＡ内における複数の多重構成メモリセル
とマルチプレクサとの間の接続を示す図である。
【図５】本発明を用いて、会話パターンを認識するブロ
ック図である。
【図６】構成メモリセルの実施形態を示すブロック図で
ある。
【図７】従来技術の全ＳＲＡＭセルを示す図である。
【図８】従来技術の半ＳＲＡＭセルを示す図である。
【図９】構成メモリセルとタイム・スライス・セレクタ
の実施形態を示す図である。
【図１０】図１に示すブロック図へのパイプライン・ク
ロックの追加を示すブロック図である。
【符号の説明】
１１ ＦＰＧＡプログラム可能スイッチ素子 １２ 構成メモリセル １５ タイム・スライス・セレクタ １７ 信号レベル・シフト回路 １９ タイム・スライス・コントローラ ２０ 多重構成セル

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 ＦＰＧＡ内のプログラム可能スイッチ素
    子の複数の設定間で時間多重化するためのメモリシステ
    ムにおいて、 プログラム可能スイッチ素子の所定の設定を格納する複
    数のメモリセルと、 該複数のメモリセルの各々から出力を受信し、上記プロ
    グラム可能スイッチ素子を駆動するために、上記メモリ
    セルからの出力の１つを選択するタイム・スライス・セ
    レクタと、 該タイム・スライス・セレクタを制御して、上記プログ
    ラム可能スイッチ素子を駆動するために、上記複数のメ
    モリセルのどれを選択するかを判定するタイム・スライ
    ス・コントローラと、からなるメモリシステム。
JP9002064A 1996-01-17 1997-01-09 Ｆｐｇａにおいてプログラム可能スイッチ素子の複数の構成設定間で時間多重化するためのメモリシステム Pending JPH10173516A (ja)

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