KR19980064384A - 클럭 입력 단자로부터 출력 단자로의 통과하는 회로들이감소된 버스트 카운터 회로를 갖는 반도체 회로 및 버스트 어드레스의 생성 방법 - Google Patents

클럭 입력 단자로부터 출력 단자로의 통과하는 회로들이감소된 버스트 카운터 회로를 갖는 반도체 회로 및 버스트 어드레스의 생성 방법 Download PDF

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Abstract

본 발명의 반도체 회로는, 복수의 디코드된 어드레스 신호들을 생성하기 위해 복수의 어드레스 신호들에 응하는 디코더; 상기 각각의 디코드된 어드레스 신호를 수신하며, 각각은 하나의 출력 신호를 출력하는, 복수의 스위치 회로들; 상기 각각의 출력 신호들을 수신하며, 각각은 하나의 래치된 출력 신호를 출력하며 그 특정 레치된 출력 신호에 대응하는 스위치 회로를 제외한 스위치 회로들로 상기 래치된 출력 신호를 공급하는 레지스터들; 및 상기 어드레스 신호의 일부에 응하여 제어 신호를 생성하는 제어 회로; 를 포함하되, 이때 상기 스위치 회로는 상기 디코드된 어드레스 신호 및 상기 래치된 출력 신호 중의 하나를 상기 제어 신호에 따른 상기 출력 신호로서 출력한다.

Description

클럭 입력 단자로부터 출력 단자로의 통과하는 회로들이 감소된 버스트 카운터 회로를 갖는 반도체 회로 및 버스트 어드레스의 생성 방법
본 발명은 반도체 회로에 관한 것으로, 특히, 버스트 전송 기능을 갖는 동기식 메모리 회로의 버스트 어드레스 발생 회로에 관한 것이다.
고성능 컴퓨터 시스템 제작용 CPU 의 동작 속도를 추구하는 고속 데이터 전송 시스템으로서, 버스트 데이터 전송 시스템이 있다. 이는, 베이스 어드레스가 동기식 메모리로 주어진 후에 어드레스들이 클럭 신호 (CLK 로 약함) 에 의해 메모리 내에서 자동적으로 생성되며, 그리하여 데이터가 고속으로 출력되는 시스템이다.
현재, 버스트 기능을 갖춘 고속 메모리로서, 캐시 메모리로서 사용되는 동기식 스태틱 랜덤 액세스 메모리 (SSRAM라 약함) 가 있으며, 인터리브 시스템이 버스트 시퀀스로서 사용된다. 표 1 은 상기 시퀀스를 보여준다.
외부 입력 어드레스 Add0 Add1 Add2 - -
제1 버스트 어드레스 Add1 Add2 - -
제2 버스트 어드레스 Add0 Add2 - -
제3 버스트 어드레스 Add2 - -
이 경우에, 최하위 비트의 Add0 및 Add1 의 2비트는 버스트 어드레스를 구성하며, 외부 입력 어드레스에 기하여, 오직 어드레스 Add0 만이 제 1 버스트 사이클에서 역상으로 전환되며, 오직 어드레스 Add1 만이 제 2 버스트 사이클에서 역상으로 전환되며, 어드레스 Add0 및 Add1 모두가 제 3 버스트 사이클에서 역상으로 전환되며, 반면 어드레스 Add2 및 다음 어드레스는 상기 버스트 사이클에서 현재대로의 상태를 유지한다. 이 동작을 실현하기 위한 회로가 이하에서 기술될 것이다.
도 1 은, 종래 회로의 제 1 실시례를 보여준다. 버스트 어드레스 Add0 및 Add1 은 각각 레지스터 회로 (RG) 내로 입력된다. 레지스터 회로 (RG) 는, 제어 클럭 신호 (EK) 의 상승 에지에서 버스트 어드레스 Add0 및 Add1을 획득하며, 버스트 어드레스를 출력한다. 레지스터 회로 (RG)는, 제어 클럭 신호 (EK) 의 다음 클럭 에지가 수신할 때까지, 출력 데이터를 유지한다. 상기 출력은 인버터 회로에 의하여 포지티브/네가티브 동작 신호로 변경되며, 어느 하나가 멀티플렉서 (MUX0) 에 의해 내부 어드레스 정보 (A0) 내로 선택되어 진다. 정보 A0 및 그의 반전 신호로서의 반전(inverse) 정보 디코더 (DEC1) 로 입력되며, 이 경우, 출력 신호 B1 내지 B4 중의 하나가 1/4 선택 신호로서 선택되어 진다. 레지스터 (RG) 제어용 제어 클럭 신호 (EK) 가, 외부로부터의 베이스 어드레스 인식 모드 신호 (E) 및 외부 입력 클럭 신호 (CLK) 와 동기적인 내부 클럭 신호 (K) 의 AND 논리 회로 (EKB) 에 의해 생성된다. 내부 제어 신호 (K) 및 모드 신호 (E) 가 또한 버스트 타임에서 어드레스 논리 제어 회로 (BCC0) 로 동시에 입력되며, 모드 신호 (E) 가 상기 버스트에서 '로우' 일 때, 상기 회로는 내부 클럭 신호 (K) 로서 동기적으로 멀티플렉서 (MUX0)를 제어 및 스위칭한다. 어드레스 논리 제어 회로 (BCC0) 는, 내부 클럭 신호 (K) 의 매 사이클에 대해 어드레스 Add0을 반전시키기 위한 신호 및 그의 매 2 사이클에 대해 어드레스 Add1을 반전시키기 위한 신호를 생성하기 위한 카운터 회로로서 구성된다.
상기 동작이 이제 기술되어질 것이다. 모드 신호 (E) 가 외부 어드레스의 입력에서 '하이'로 되므로, 신호 EK 는 내부 클럭 신호 (K) 와 같이 바뀌고, 그리하여 데이터 Add 가 내부 클럭 신호 (K) 와 동기적으로 획득된다. 이 때, 멀티플렉서 (MUX0) 가 고정되며 포지티브 논리가 통과하도록 허용하므로, 어드레스 Add0 는 그 논리가 불변인 채로 디코더 (DEC1) 로 입력된다. 버스트 어드레스의 생성에서 모드 신호 (E) 가 '로우' 로 되므로, 제어 클럭 신호 (EK) 가 '로우'에서 고정되며, 레지스터 (RG) 가 상기 버스트 이전에 외부 어드레스 입력에서 유지된 최종 어드레스를 출력한다. 동시에, 회로 BCC0 가 내부 클럭 신호 (K) 와 동기적으로 멀티플렉서 (MUX0) 용 스위칭 신호를 생성하므로, 버스트 사이클이 실현될 수 있는 바, 버스트 사이클에서 베이스 어드레스 Add0 및 Add1 에 대해 반전된 어드레스 Add0 및 반전된 어드레스 Add1 이 인터리브 시퀀스로 생성된다.
다음, 버스트 신호가 디코더 회로에 의한 1/4 선택의 완료 후 생성되도록, 입력 레지스터의 앞에 디코더 회로가 위치하는 제 2 종래예가 기술될 것이다. 네 개의 선택 신호 B1 내지 B4 가 어드레스 Add0 및 Add1 을 디코딩 함으로써 생성되며, 하나의 선택 신호가 네 개의 선택 신호 B1 내지 B4 중에서 선택된다. 선택 신호의 선택은 인터리브 모드의 버스트 시퀀스에서 표 2 에 보여지는 바와 같다. 예를들면, 어드레스 Add0 및 Add1 모두가 '로우' 인 경우에, 신호 B1 이 외부 입력 사이클에서 선택되며, 그에 후속하는 버스트 사이클에서 신호 B2, B3 및 B4 가 순차적으로 선택된다.
외부 입력 Add0, Add1 0,0 1,0 0,1 1,1
외부 입력 선택 신호 B1 B2 B3 B4
제 1 버스트 선택 신호 B2 B1 B4 B3
제 2 버스트 선택 신호 B3 B4 B1 B2
제 3 버스트 선택 신호 B4 B3 B2 B1
도 2 는, 이러한 버스트 카운터 회로를 실현하는 종래 회로의 일례를 보여준다. 어드레스 Add0 및 Add1 의 각각의 포지티브/네가티브 신호 A0 또는 반전된 A0, 및 신호 A1 또는 반전된 A1을 입력으로 갖는 네 개의 NOR 디코더 회로 (DEC1) 가 있는 바, 그들의 출력 X1 내지 X4 는 각각 레지스터 (RG) 로 입력된다. 제 1 종래예와 같이, 레지스터 (RG)를 제어하는 신호 (EK) 가, 내부 클럭 신호 (K) 및 베이스 어드레스 인식 모드 신호 (E) 의 AND 논리 회로 (EKB) 에 의해 생성된다. 레지스터 회로 (RG) 의 출력 E1 내지 E4 가 멀티플렉서 (MUX)를 통해 외부회로로 신호 B1 내지 B4 로서 출력되며, 동시에 신호 K 와 함께 제 2 레지스터 회로 (RG1) 로 입력된다. 이들 레지스터 회로들 (RG1) 의 출력 B1R 내지 B4R 가 다른 경로로 상기 멀티플렉서로 입력된다. 예를들면, 출력 신호 E2 의 입력을 갖는 멀티플렉서 MUX 는 다른 두 개의 입력 신호 B1R 및 B3R 을 가지며, 입력에 대한 스위칭 신호속(signal flux) (BC) 은 신호 FB, RB 및 EB 로 구성된다. 회로 BCC0 의 신호속 (BC) 은, 신호 E1 및 E2 의 OR 논리 출력의 신호 FB, 신호 E2 및 E4 의 OR 논리 출력의 신호 RB 및 신호 E 와 같은 논리의 신호 EB 로 이루어진다.
이 회로의 동작이 기술될 것이다. 두 개의 어드레스에 대응하는 디코드 신호 출력 X1 내지 X4 중의 하나가 '하이'로 되며, 선택된다. 또한, 나머지들은 비-선택 상태이도록 '로우' 이며, 레지스터 (RG) 로 입력된다. 예를들면, 신호 X1 이 선택되고 신호 E 가 외부 어드레스 인식에서 '하이'로 될 때, 신호 EK 가 클럭 신호 K 와 동기되어 레지스터 (RG) 로 입력되며, 레지스터들은 신호 X1 내지 X4 의 데이터를 얻는다. 동시에, 상기 데이터는 신호 E1 내지 E4 로서 출력된다. 신호 EB 가 '하이'이므로, 신호 E1 이 그대로의 신호 B1 으로서 출력되도록 멀티플렉서 (MUX) 가 전환된다. 신호 B1 이 다음 스테이지의 디코더와 같은 내부 메모리 회로로 전송된다. 다음, 버스트 모드가 수립될 때, 신호 E 가 '로우'로 되며, 신호 EK가 '로우'에서 고정되며 전환되지 않는다. 그리하여 입력 레지스터 데이터로서의 신호 E1 내지 E4 가 고정된다. 신호 E1 이 선택되며 '하이'이므로, 신호 FB 는 '하이'이고, 신호 FB 가 '하이'로 되고, 신호 RB 및 EB 가 '로우'로 된다. 그리하여 멀티플렉서 (MUX) 가 인접 경로로부터 피드백 신호 (신호 E1 에 대해 신호 B4R) 로 선택을 변경한다. 이전 사이클에서 신호 B1 내지 B4 의 데이터가 클럭 신호 K 에 의해 버스트 카운터 레지스터 RG1 로 수신되며, 동시에, 상기 데이터가 신호 B1R 내지 B4R 로서 출력된다. 그리하여 이 신호는 인접 경로 상에서 멀티플렉서를 통해 B1 내지 B4 로 출력된다. 외부 어드레스 인식에서의 초기 상태가 신호 E1 또는 E3 의 선택에 있는 경우, 신호 B1 이 신호 B2 로 쉬프트되고 신호 B2 가 신호 B3 로 쉬프트되는 것과 같이 순방향 쉬프트가 수행되도록, 멀티플렉서 (MUX) 가 신호 FB 에 의해 스위칭된다. 외부 어드레스 인식에서의 초기 상태가 신호 E2 또는 E4 의 선택에 있는 경우, 신호 B1 이 신호 B4 로 쉬프트되고 신호 B2 가 신호 B1 로 쉬프트되는 것과 같이 역방향 쉬프트가 수행되도록, 멀티플렉서 (MUX) 가 신호 RB 에 의해 스위칭된다. 버스트 모드에서의 쉬프트 시퀀스는 도 3 에서 보여지는 바와 같이, 순방향 회전(circulation) 및 역방향 회전에 의해 표현되며, 표 2 에서 보인 버스트 카운터의 시퀀스는 요구되는 바와 같이 실현된다.
상기 기술된 제 1 종래 회로에서, 레지스터 (RG) 다음에, 버스트 카운터용 멀티플렉서 (MUX) 가 배치되며, 더욱이, 그 뒤에 디코더가 배치되어 신호 B1 내지 B4 가 디코더를 통해 출력되도록 한다. 내부 상태가 외부 클럭과 동기적으로 변경을 개시하는 동기식 메모리의 경우에, 신호 K 용 경로의 속도를 신호 B1 내지 B4 로 증가시키는 것이 필요하다. 그러나, 이 예에서, 멀티플렉서 (MUX) 및 디코더가 레지스터 (RG) 뒤에 위치하므로, 그 부분에서의 지연시간이 지연으로서 보여진다. 제 2 종래예는 이러한 결함을 개선한다. 디코더의 그 부분은 입력 레지스터의 전방으로 이동하며, 레지스터 (RG) 뒤에서 상기 신호는 멀티플렉서 (MUX)를 통해서만 출력되며, 따라서 상기 속도는 디코더의 지연의 정도만큼 증가한다. 그러나, 순방향 회전 및 역방향 회전이 레지스터 (RG) 의 출력 신호 E1 내지 E4 의 데이터에 의해 제어되어야 하므로, 제어 회로 BCC2 로의 신호 연장에 의해 로드가 증가된다. 더욱이, 멀티플렉서 (MUX) 의 그 부분에서의 지연이 잔존한다. 게다가, 버스트 데이터를 저장하기 위한 레지스터 (RG1) 가 네 개의 경로 각각에 대해 얻어지며, 따라서 회로 스케일은 대단히 크게 된다.
속도 증가를 방해하는 또다른 문제점은, 입력 레지스터들로 입력되는 신호 EK 를 생성하는 논리 버퍼 (EKB) 가 요구되므로 이 부분에서의 지연이 또한 외부 어드레스 인식에서 발생한다는 점이며, 그것은 제 1 및 제 2 종래예에서 흔히 있는 문제이다.
따라서, 본 발명의 목적은, 클럭 신호의 입력으로부터 버스트 어드레스의 출력까지의 지연을 감소시키는 버스트 카운터 회로를 갖는 반도체 회로를 제공하는 것이다.
본 발명의 또다른 목적은, 그 사이즈를 감소시키는 버스트 카운터 회로를 갖는 반도체 회로를 제공하는 것이다.
도 1 은 제 1 종례예를 보여주는 버스트(burst) 카운터의 도면.
도 2 는 제 2 종례예를 보여주는 버스트(burst) 카운터의 도면.
도 3 은 디코드 출력의 버스트 시퀀스를 보여주는 흐름도.
도 4 는 본 발명의 제 1 실시예의 버스트(burst) 카운터 회로의 도면.
도 5 는 전형적인 레지스터 회로 (R6) 의 도면.
도 6 은 전형적인 멀티플렉서 회로 (MUX) 의 도면.
도 7 은 본 발명의 제 2 실시예의 버스트 제어 회로의 부분도.
도 8 은 본 발명의 제 3 실시예의 버스트 제어 회로의 부분도.
도 9 는 본 발명의 제 4 실시예의 버스트 카운터 회로의 도면.
도 10 은 본 발명의 제 5 실시예의 버스트 카운터 회로의 도면.
도 11 은 본 발명의 버스트 카운터 회로를 보여주는 블록도.
본 발명의 반도체 회로는, 복수의 디코드된 어드레스 신호들을 생성하기 위해 복수의 어드레스 신호들에 응하는 디코더; 상기 디코드된 어드레스 신호들을 수신하는 레지스터; 상기 디코드된 어드레스 신호들을 수신하며, 쉬프트된 디코드된 어드레스 신호를 생성하기 위해 제어 신호에 응하여 상기 디코드된 어드레스 신호들을 쉬프트하는 스위치 회로; 및 상기 어드레스 신호의 일부에 응하여 상기 제어 신호를 발생시키는 제어 회로; 를 포함한다.
본 발명의 또다른 실시례의 반도체 회로는, 복수의 디코드된 어드레스 신호들을 생성하기 위해 복수의 어드레스 신호들에 응하는 디코더; 상기 각각의 디코드된 어드레스 신호들을 수신하는 복수의 스위치 회로들로서, 각각의 스위치 회로는 하나의 출력 신호를 출력하는, 이상의 복수의 스위치 회로들; 상기 각각의 출력 신호들을 수신하는 복수의 레지스터들로서, 각각의 레지스터는 래치된 출력 신호를 출력하며 그 특정 래치 신호에 대응하는 스위치 회로 이외의 스위치 회로들로 상기 래치된 출력 신호를 공급하는, 이상의 복수의 레지스터들; 및 상기 어드레스 신호의 일부에 응하여 제어 신호를 발생시키는 제어 회로; 를 포함하되, 상기 스위치 회로는 상기 제어 신호에 따라 상기 출력 신호로서 상기 래치된 출력 신호 및 상기 디코드된 어드레스 신호의 하나를 출력한다.
본 발명의 상기 및 다른 목적, 장점 및 특징은 첨부 도면과 관련하여 설명되는 다음의 기재로부터 더 명백하게 될 것이다.
이제 제 1 실시례가 도 4 를 참조하여 기술될 것이다. 어드레스 Add0 및 Add1 의 각각의 포지티브-네가티브 신호 A0 및 반전된 A0, 및 A1 및 반전된 A1 의 입력을 갖는 네 개의 NOR 논리 회로 (DEC1) 가 있다. 출력 X1 내지 X4 가 각각의 멀티플렉서 (MUX) 로 입력되며, 출력 M1 내지 M4 가 레지스터 (RG) 로 입력되며, 출력 B1 내지 B4 가 내부 메모리 회로로 전송된다. 여기서, 외부 클럭과 동기적인 내부 클럭 신호 K 가 레지스터 (RG)를 제어한다. 예를들어 B1 경로에 대해, 멀티플렉서 (MUX) 로의 세 개의 데이터 입력은, 디코더로부터의 신호 X1 의 경로 이외에, 출력 B4 및 B2 로부터의 버퍼를 통한 신호 B4R 및 B2R 의 피이드백 경로들을 포함한다. 이들 세 종류의 입력 데이터용 스위칭 신호의 그룹은 신호 BC 인데, 이는 신호 FB, 신호 RB 및 신호 EB 의 세 개의 신호로 이루어져 있다. 제어회로 BCC1 은, 신호 BC를 발생시키는 바, 디코딩되기 전의 어드레스 신호 A0 를 얻기 위한 레지스터, 신호 K 및 E 를 입력으로 가지며 레지스터를 제어하는 클럭 신호 EK를 발생시키는 AND 논리 버퍼, 상기 레지스터의 반전된 신호 FB 및 동일 위상 신호 RB를 출력하는 버퍼 회로, 및 외부 어드레스 인식 신호 E 를 동일 위상 신호 EB 로서 출력하는 버퍼 회로로서 구성된다.
다음으로 동작이 기술될 것이다. 상기 두 개의 어드레스들에 대응하는 디코드 신호 출력 X1 내지 X4 중에서, 하나가 '하이'로 되며 선택되고, 나머지는 비-선택 상태로 되도록 '로우'로 되며 멀티플렉서 (MUX) 로 입력된다. 예를들어, 어드레스 Add0 및 Add1 모두가 '로우'이고 신호 X1 이 선택될 때, 및 외부 어드레스 인식에서 신호 E 가 '하이'일 때, 신호 EK 가, 신호 K 의 상승 에지와 동기되어 회로 BCC1 에서 발생되며, 레지스터 (RG) 로 입력되고, 그리하여 신호 A0 가 상기 레지스터에서 얻어진다. 신호 E 가 '하이'로 될 때에 신호 EB 가 '하이'로 되므로, 상기 신호를 수신하는 멀티플렉서 (MUX) 는, 신호 M1 내지 M4 가 선택되며 출력되도록 경로를 제어하는 스위칭을 행한다. 신호 M1 내지 M4 를 입력으로 갖는 레지스터 (RG) 는, 신호 K 의 클럭 에지에서 데이터를 얻으며, 신호 B1 내지 B4 를 출력한다. 다음 사이클에서, 버스트 모드가 행해질 때, 신호 E 가 '로우'로 되고, 신호 EK 가 '로우'에서 고정되어 전환되지 않는 바, 따라서, 회로 BCC1 의 레지스터내에서, 이전 사이클의 외부 어드레스 인식에서의 데이터 A0 가 유지된다. 신호 E 가 '로우'인 경우에, 신호 FB 또는 RB 의 '하이' 신호에 따라, 피이드백 데이터 B1R 내지 B4R 이 선택되며 신호 M1 내지 M4 가 출력되는 경로가, 멀티플렉서 (MUX) 에 형성된다. 예를들어, 신호 M1을 생성하는 멀티플렉서 (MUX)에서, 신호 FB 가 '하이'인 경우에, 신호 B4R 이 신호 M1 으로 쉬프트되고 신호 B1R 이 신호 M2 로 쉬프트되는 것과 같이 순방향 쉬프트가 수행되도록, 멀티플렉서 (MUX) 가 스위칭된다. 신호 RB 가 '하이'인 경우에, 신호 B2R 이 신호 M1 으로 쉬프트되고 신호 B3R 이 신호 M2 로 쉬프트되는 것과 같이 역방향 쉬프트가 수행되도록, 멀티플렉서 (MUX) 가 스위칭된다. 즉, 버스트 시퀀스의 순방향 회전 및 역방향 회전의 선택은, 하위 베이스 어드레스로서의 신호 A0 가 '로우'인가 '하이'인가에 의해 결정된다. 이는, 표 2 에서의 버스트 카운터의 디코드 시퀀스로부터 명백하며, 이 실시례는 버스트 제어 회로를 구성하는 이러한 규칙성을 사용한다.
이 실시례를 구성하는 회로 블록으로서의 멀티플렉서 (MUX) 및 레지스터 (RG) 의 일 예가, 상세히 기술될 것이다. 레지스터 회로가 도 5 에 도시된다. 입력 신호 (IN) 가 p-MOS (p-형 MOS 트랜지스터) (M1) 및 n-MOS (n-형 MOS 트랜지스터) (M2) 의 소오스 단자에 접속되며, 제어신호 CLK 및 그 역상 신호 CLKB 가 각각의 게이트로 입력되며, MOS M1 및 M2 의 드레인 단자들이 접속되며, 다음 스테이지의 인버터 (INV2) 로 입력된다. 인버터 INV2 의 출력이 인버터 INV3 로 입력되며, 인버터 INV3 의 입력이, nMOS (M3) 및 pMOS (M4) 로 구성된 제 2 전송 회로를 통해 인버터 INV2 의 입력에 접속된다. 신호 CLK 및 CLKB 가 이때 각각의 게이트로 입력된다. 래치 회로가 신호 IN 으로부터 인버터 INV2 의 출력으로의 부분들로 형성되며, 유사한 회로가 MOS M5 내지 M8 및 인버터 INV4 및 INV5 로 구성된다. 인버터 INV2 의 출력은 다음 스테이지의 입력을 이루고, 인버터 INV4 의 출력은 레지스터의 출력 OUT 을 이룬다. 전반 래치 회로가 마스터 래치로서 언급되고, 후반 래치 회로가 슬레이브 래치로서 언급되는 바, 그것은 슬레이브 래치의 전송 회로 M5 내지 M8 으로 입력되는 신호 CLK 및 CLKB 의 논리가 반전 신호이다는 점을 제외하고 논리상 마스터 래치와 동일하다. 이 회로에서, 신호 CLK 가 '로우'에서 '하이'로 전환 (신호 CLKB 가 '하이'에서 '로우'로 전환) 되는 전환 에지에서 입력 데이터가 래치되며 마스터 래치에 의해 얻어지며, 슬레이브 래치가 상기 데이터를 통과시켜 상기 데이터가 출력되도록 한다. 먼저 슬레이브 래치는 이때까지 래치된 이전 사이클의 데이터를 전환한다. 신호 CLK 의 에지가 '로우'에서 '하이'로 되는 경우에, 마스터측 데이터가 단지 슬레이브측에 의해 래치되므로, 레지스터의 출력은 전환되지 않는다.
도 6 은 멀티플렉서 회로를 도시한다. nMOS M15 및 pMOS M16 이, 전송 회로가 형성되도록 신호 X1 의 입력을 갖는 인버터 INV6 의 출력에 병렬로 접속된다. 신호 EB 및 그의 역상 신호가 각각의 게이트로 입력되며, 그 출력이 인버터 INV8 로 입력되며, 인버터 INV8 의 출력은 멀티플렉서 (MUX) 의 출력 M1 이다. 전송 회로와 유사하게, pMOS M18 및 nMOS M17 이 상호 병렬로 접속되며, 신호 EB 및 그의 반전 신호가 각 게이트로 입력되며, MOS M18 및 M17 이 인버터 INV7 의 출력 및 인버터 INV8 의 출력 사이에 배치된다. 입력 B4R 에 대해, nMOS M11 및 pMOS M12 의 전송이 제공되며, 신호 FB 및 그의 반전 신호가 게이트 입력으로서 입력되며, 그 출력이 인버터 INV7 로 입력되어 접속된다. 유사하게, 입력 B2R 에 대해, nMOS M13 및 pMOS M14 의 전송이 제공되며, 신호 RB 및 그의 반전 신호가 게이트 입력으로서 입력되며, 그 출력이 입력되어 인버터 INV7 에 접속된다. 이 회로에서, 신호 EB 가 '하이'일 때, MOS M15 및 M16 이 '턴 온'되며, 그리하여 신호 X1 이 인버터 INV6 및 INV8 을 통해 신호 M1 으로 출력된다. 신호 EB 가 '로우'일 때, MOS M17 및 M18 이 턴 온되므로, 상기 신호가 인버터 INV7 및 INV8 을 통해 신호 M1 으로 출력된다. 그러나, 선행 스테이지 경로는 신호 EB 및 RB 에 따라 상이하다. 신호 FB 가 '하이'일 때, MOS M11 및 M12 는 턴 온되므로, 신호 B4R 은 신호 M1 으로 출력된다. 신호 RB 가 '하이'일 때, MOS M13 및 M14 는 턴 온되므로, 신호 B2R 은 신호 M1 으로 출력된다.
이 버스트 카운터 회로 및 제 2 종래 회로에서, 입력 K 로부터 출력 B1 내지 B4 까지의 지연 시간이, 논리 게이트 스테이지의 개수의 관점에서 상호 비교되어질 것이다. 이 때, 레지스터 회로 및 멀티플렉서 회로는 도 5 및 6 에 보인 회로와 동일하며, 전송 회로는 논리 회로의 한 스테이지로서 계산되는 것으로 가정된다. 종래 예에서, 외부 어드레스 입력에서, 회로 EKB 는 두 개의 스테이지를 가지며, 레지스터 (RG) 는 두 개의 스테이지를 가지며, 멀티플렉서 (MUX) 는 세 개의 스테이지를 가지며, 그리하여 전체로는 7개의 스테이지를 갖는다. 멀티플렉서 (MUX) 에서의 두 스테이지 (INV6, INV8) 의 인버터가 논리적으로 생략될 수 있을지라도, 로드가, 회로 BCC2 로의 신호 전송에 대해 레지스터 (RG) 의 출력 E1 내지 E4 에 인가되므로, 멀티플렉서 (MUX) 가 전송 회로만으로 이루어진 동안 레지스터 (RG) 의 출력에 의해 출력 B1 내지 B4 의 전체 출력 로드를 구동하는 것은 매우 어렵다. 따라서, 인버터가 버퍼로서 부가되어야 한다. 버스트 동작에서, 레지스터 (RG1) 는 두 개의 스테이지를 가지며, 멀티플렉서 (MUX) 는 개개의 스테이지를 가지며, 그리하여 전체로는 6개의 스테이지로서, 더 작다. 그러나, 외부 어드레스 입력에서의 경로가 속도 한계로 되는 것이 명백하다. 한편, 본 실시례에서, 외부 어드레스 입력 및 버스트 동작에서, 전체는 상기 레지스터 (RG) 의 단지 두 개의 스테이지일 뿐이다. 이는 지연 시간을 약 절반으로 단축시킨다. 동시에, 레지스터 회로의 개수는 8개에서 5개로 감소하며, 그리하여 본 발명은 또한 배치 영역의 감소에서도 효과적이다. 또한, 멀티플렉서 (MUX) 가 레지스터 (RG) 의 전방에 위치하므로, 입력 ADD 로부터 레지스터의 입력까지의 경로는 길게되며, 따라서 지연 시간은 증가될 수 있다. 그러나, 상기 지연 시간이 레지스터 (RG) 내로 입력되는 신호 K 에 대한 셋업 시간 이내라면, 전혀 문제가 없다. 또한 회로 BCC1 내로 입력되는 어드레스 신호가 하나의 신호 A0 에 의해서만 실현될 수 있으므로, 로드 증가에 기한 영향은 극히 작아질 수 있다.
다음에 제 2 실시례가 도 7을 참조하여 기술될 것이다. 이 실시례에서는, 제 1 실시례와 비교하였을 때, 버스트 제어 회로 및 멀티플렉서 회로가 단순화되었다. 도 7에서, 회로 구성의 관점에서 제 1 실시례의 그것과 동등한 부분들은 생략된다.
버스트 제어 회로 BCC3 는 제 1 실시례에서의 신호 FB를 발생시키기 위한 부분만을 포함한다. 멀티플렉서 회로 (MUX1) 에 대한 제어 신호로서, 회로 BCC3 의 출력의 신호 FB 및 외부 어드레스 인식 신호 E 는 직접 입력된다. 신호 FB 및 그의 역상 신호가 입력되는 게이트를 갖는 nMOS M21 및 pMOS M22 가, 전송 회로를 이루고, 순방향 회전에서 인접 레지스터로부터의 피이드백 신호 B4R 이 입력된다. 유사하게, 신호 FB 및 그의 역상 신호가 입력되는 게이트를 갖는 pMOS M24 및 nMOS M23 이, 전송 회로를 이루고, 역방향 회전에서 인접 레지스터로부터의 피이드백 신호 B2R 이 입력된다. 전송 회로의 이들 두 쌍으로부터의 출력이 제 1 스테이지의 출력에 접속된다. 유사하게, 두 쌍의 전송 회로들이 형성되는 바, 그 안에 제 1 스테이지의 출력 및 상기 디코더로부터의 출력 X1 이 입력되며, 신호 E 가 게이트 신호로서 입력되며, 각각의 출력이 출력 M1 을 이루기 위해 접속된다.
상기 회로의 동작이 기술될 것이다. 신호 E 가 외부 어드레스 인식에서 '하이'이므로, MOS M25 및 M26 이 턴 온되며, MOS M27 및 M28 이 턴 오프되므로, 따라서 입력 X1 이 전송 회로를 통해 출력으로 전송된다. 버스트 모드에서 신호 E 가 '로우'이므로, 신호 X1 측에서의 경로가 턴 오프되며, 신호 B4R 또는 B2R 에서의 경로가 턴 온된다. 전송 회로의 유사한 스위칭이 또한 신호 FB 에 의하여 수행되므로, 신호 FB 가 '하이'일 때, 신호 B4R 이 두 스테이지의 전송 회로를 통해 출력으로서 전송된다. 신호 FB 가 '로우'일 때, 신호 B2R 이 출력된다. 멀티플렉서 내에 인버터가 버퍼 회로로서 삽입되지 않는다. 멀티플렉서 (MUX1) 의 출력이 레지스터로만 입력되므로, 로드가 감소된다. 출력 B1 내지 B4 가 종래예에서처럼 구동될 경우에, 큰 다음 스테이지 회로 또는 긴 배선이 종종 접속되며, 상기 전송 시스템의 회로만이 사용될 경우에 주로 파형이 왜곡되며, 그리하여, 지연 시간이 길다. 더욱이, 본 실시례의 멀티플렉서 (MUX1) 의 출력 단자 (M1) 에서의 로드가 감소되므로, 전송 회로를 구성하는 스위치 트랜지스터의 사이즈가 작게 될 수 있다. 이는, 신호 E 로 하여금 멀티플렉서 (MUX1) 로 직접 입력될 수 있게 하며, 이는, 신호 B4R/B2R 을 스위칭하는 전송 회로로 하여금 단지 하나의 신호 FB 에 의해 선택 및 동작되는 것이 가능하게 한다.
다음, 제 3 실시례가 도 8 을 참조하여 기술될 것이다. 이 실시례에서는, 제 1 실시례와 비교하였을 때, 멀티플렉서 회로의 전송 회로가 두 스테이지로서 직렬로 접속되는 것이 아니고, 전송 회로가 단지 한 스테이지로 형성되도록 되어 있다. 버스트 제어 회로 BCC4 의 데이터 A0을 얻기 위한 레지스터의 출력과 그 반전 신호를 입력으로 갖는 두 개의 NOR 논리 회로가 구비된다. 상기 회로의 각 출력은 신호 FB 및 RB 로서 언급될 것이다. 각 NOR 논리 회로의 다른 것의 입력 신호는 외부 어드레스 인식 제어 신호 E 이며, 동시에, 신호 FB 및 RB 는 물론 신호 E 가 제어 신호로서 멀티플렉서 (MUX2) 내로 입력된다. 신호 E 및 그의 반전 신호의 게이트 입력을 갖는 nMOS M31 및 pMOS M32 가 전송 회로 내에 형성되며, 입력 X1 및 출력 M1 의 사이에 접속된다. 유사하게, 신호 FB 및 RB 의 게이트 제어를 갖는 각각의 전송 회로들이, 신호 B4R 및 B2R 의 입력을 갖고서 상호 접속되며, 모든 출력이 출력 M1 에 공통 접속된다.
이제 동작이 기술될 것이다. 외부 어드레스가 얻어질 때, 신호 E 가 '하이'로 되며, 데이터 X1 이 출력 M1 으로 전송된다. 이 때, 신호 FB 및 RB 가 모두 '로우'이므로, 데이터의 충돌이 일어나지 않는다. 버스트 동작에서, 신호 E 가 '로우'로 되며, 신호 X1 으로부터의 경로가 방해된다. 여기서, 회로 BCC4 의 레지스터에 저장된 신호 A0 의 베이스 어드레스 데이터에 기하여, 신호 FB 및 RB 의 어느 하나가 '하이'로 되며, 신호 B4R 및 B2R 의 어느 하나가 출력 M1 으로 전송된다. 신호 B4R 및 B2R 로부터의 멀티플렉서 내의 경로는 한 스테이지의 전송 스위치 회로이며, 그것은 경로의 속도를 개선하는 효과를 갖는다. 각 신호 E, FB 및 RB 의 반전 신호들이 멀티플렉서 (MUX2) 에 공급된다면, 멀티플렉서 (MUX2) 내의 인버터 회로는 불필요하게 되며, 따라서 그것은 6 개의 트랜지스터 소자만에 의해 구성되는 것이 가능하게 된다.
다음, 버스트 어드레스가 3비트로 구성되는 일례가 기술될 것이다. 외부 어드레스 입력에 기초하여, 하위 어드레스 Add0, Add1 및 Add2 가, 버스트에서 내부적으로 발생된다. 표 3 은 인터리브 모드에서의 시퀀스를 보여준다.
외부 입력 어드레스 Add0 Add1 Add2 Add3 -
제1 버스트 어드레스 Add1 Add2 Add3 -
제2 버스트 어드레스 Add0 Add2 Add3 -
제3 버스트 어드레스 Add2 Add3 -
제4 버스트 어드레스 Add0 Add1 Add3 -
제5 버스트 어드레스 Add1 Add3 -
제6 버스트 어드레스 Add0 Add3 -
제7 버스트 어드레스 Add3 -
본 발명의 목적에 따라, 어드레스 Add0 내지 Add2 의 디코딩 후에 버스트 카운터가 초기화될 때, 버스트에서의 디코드 시퀀스는 표 4 에서 보여지는 바와 같다. 버스트 카운터 회로의 선택 신호 B1 내지 B8 이, 이와 같은 복잡한 시퀀스로 선택된다. 두 비트 버스트에서 순방향 회전 및 역방향 회전에 추가하여, 신호 B1 내지 B4 의 그룹 및 신호 B5 내지 B8 간의 스위칭 동작이 추가되며, 따라서 이러한 시퀀스를 결정하는 요인은 어드레스 입력 Add0 이외에도 어드레스 입력 Add1을 포함한다.
외부 입력 Add0,1,2 000 100 010 110 001 101 011 111
외부 입력 선택신호 B1 B2 B3 B4 B5 B6 B7 B8
제1버스트 선택신호 B2 B1 B4 B3 B6 B5 B8 B7
제2버스트 선택신호 B3 B4 B1 B2 B7 B8 B5 B6
제3버스트 선택신호 B4 B3 B2 B1 B8 B7 B6 B5
제4버스트 선택신호 B5 B6 B7 B8 B1 B2 B3 B4
제5버스트 선택신호 B6 B5 B8 B7 B2 B1 B4 B3
제6버스트 선택신호 B7 B8 B5 B6 B3 B4 B1 B2
제7버스트 선택신호 B8 B7 B6 B5 B4 B3 B2 B1
이 표에 기하여 구성된 버스트 카운터 회로가 제 4 실시례로서 도 9 에 도시되어 있다. 어드레스 Add0 내지 Add2 의 포지티브/네가티브 신호 A0 내지 A2 또는 그 반전 신호 A0 내지 A2 를 입력으로 갖는 디코더 회로의 출력 X1 내지 X8 이 멀티플렉서 (MUX3) 로 입력되며, 각각의 출력이 레지스터 (RG) 로 입력되며, 그들 출력 B1 내지 B8 이 내부 메모리 회로로 전송된다. 여기서, 외부 클럭 신호와 동기적인 내부 클럭 신호 K 가 레지스터 (RG) 를 제어한다. 예를들어, 신호 B1 의 경로의 경우에, 멀티플렉서 (MUX3) 의 5개의 데이터 입력은, 디코더로부터의 신호 X1 외에도, 출력 B8, B4, B2 및 B2 로부터의 버퍼들을 통한 피이드백 경로의 신호들 B8R, B4R, B2R 및 B2R 로 이루어진다. 5 종류의 데이터에 대한 스위칭 신호는 신호 BC 인 바, 그것은 5개의 신호 FB1, FB2, RB1, RB2 및 EB 로 구성된다. 이는, 세 종류의 데이터가 세 개의 제어 신호에 의해 스위치되는 제 1 실시례에서 설명된 멀티플렉서 회로와 같은 방식으로 구성될 수 있다. 신호 BC를 발생시키는 제어 회로는 회로 BCC5 인 바, 이는 디코드되기 전 어드레스 신호 A0 및 A1을 얻기 위한 레지스터 및 상기 레지스터들을 제어하기 위해 클럭 신호 EK 를 발생시키기 위한 신호 K 및 E 를 입력으로 갖는 AND 논리 버퍼 회로를 포함한다. 이들 레지스터들의 출력 및 그들의 반전 신호를 입력으로 갖는 네 개의 NOR 디코드 논리 회로가 제공되며, 그 출력은 신호 FB1, FB2, RB1 및 RB2 로 언급된다. E 는, 버퍼를 통해 동일 위상 신호 EB 로서 회로 BCC5 로부터 출력되는 외부 어드레스 인식 신호를 나타낸다.
다음 그 동작이 기술될 것이다. 세 어드레스에 대응하는 디코드 출력 신호 X1 내지 X8 의 하나가. '하이'로 되며 선택되고, 나머지들은 '로우'로 되며 비-선택 상태로 멀티플렉서 (MUX3) 으로 입력된다. 예를들어, 모든 어드레스 입력 Add0 내지 Add2 가 '로우'이고 신호 X1 이 선택되어질 때, 및 신호 E 가 외부 어드레스의 인식에서 '하이'로 될 때, 신호 EK 가 회로 BCC5 에서 신호 K 의 상승 에지와 동기하여 발생되며, 레지스터 (RG) 로 입력되며 신호 A0 및 A1 이 상기 레지스터로부터 얻어진다. 신호 E 가 '하이'로 될 때에 신호 EB 가 '하이'로 되며, 상기 신호를 수신하는 멀티플렉서 (MUX3) 가, 신호 X1 내지 X8 이 선택되어 출력되도록, 경로를 스위칭 제어한다. 멀티플렉서 (MUX3) 의 출력을 입력으로 갖는 레지스터 (RG) 는, 신호 K 의 클럭 에지에서 데이터를 얻으며, 신호 B1 내지 B8 으로 출력한다. 다음 사이클에서 버스트 모드가 만들어질 때, 신호 E 는 '로우'로 되고, 신호 EK 는 '로우'로 고정되며, 이전 사이클 (외부 어드레스의 인식) 에서의 데이터 A0 및 A1 이 회로 BCC5 의 레지스터 내에 유지된다. 신호 E 가 '로우' 인 경우에, 신호 FB1, FB2, RB1 및 RB2 로부터 선택된 '하이'로 된 신호에 따라, 신호 B1R 내지 B8R 의 피이드백 데이터가 레지스터 (RG) 로의 출력을 위해 MUX3 에의 경로를 형성하도록 선택된다. 예를들어, 신호 B1을 발생시키는 경로의 멀티플렉서 (MUX3)에서, 신호 FB1 이 '하이'인 경우에, 신호 B8R 이 신호 B1 으로 쉬프트되도록 및 신호 B1R 이 신호 B2 로 쉬프트되도록, 멀티플렉서 (MUX3) 가 스위칭된다. 신호 FB2 가 '하이'인 경우에, 신호 B4R 이 신호 B1 으로 전송되며, 신호 B1R 이 신호 B2 로 전송된다. 신호 RB1 가 '하이'인 경우에, 신호 B2R 이 신호 B1 으로 전송되며, 신호 B7R 이 신호 B2 로 전송된다. 신호 RB2 가 '하이'인 경우에, 신호 B2R 이 신호 B1 으로 전송되며, 신호 B3R 이 신호 B2 로 전송된다. 이러한 방식으로, 본 발명의 버스트 카운터 회로는, 버스트 어드레스의 수가 증가할지라도, 같은 방식으로 용이하게 적용될 수 있는 것으로 이해된다.
도 3 을 언급하면, 하위 3 비트, 즉 어드레스 Add0, Add1, Add2 가 버스트 이동을 수행하기 위해 7번째 버스트 어드레스 사이클에서 사용된다. 즉, 일반적으로 하위 n 비트 (n 은 정수) 가 버스트 이동을 수행하기 위해 2n버스트 어드레스 사이클에서 사용된다.
다음에 제 5 실시례가 도 10 을 참조하여 기술될 것이다. 이 실시례에서는, 제 4 실시례와 비교하여, 버스트 제어 회로 및 멀티플렉서 회로가 단순화된다. 버스트 제어 회로 BCC6 은 A0 데이터 레지스터, 그의 반전 신호 FB를 위한 회로, A1 데이터 레지스터 및 그의 반전된 신호 FBB 를 발생시키기 위한 회로만으로 구성된다. 신호 B1 내지 B8 및 피이드백 신호분 B1R 내지 B8R 을 출력하기 위한 레지스터 (RG) 는, 제 4 실시례의 그것과 동일하며, 레지스터 (RG) 앞의 멀티플렉서는, 두 개의 신호를 선택하도록 회로 MUX4 의 3단 직렬접속으로 형성된다. 일례로서 B1 출력 경로를 고려할 때, 신호 B4R 내지 B8R 의 입력을 갖는 제 1 스테이지 멀티플렉서 (MUX4) 용 스위칭 신호는 신호 FBB 이며, 제 1 스테이지의 MUX4 의 출력 및 신호 B2R 을 입력으로 갖는 제 2 스테이지 멀티플렉서 MUX4 용의 스위칭 신호는 신호 FB 이며, 제 2 스테이지의 MUX4 의 출력 및 신호 X1 을 입력으로 갖는 제 3 스테이지 멀티플렉서 MUX4 용의 스위칭 신호는 신호 E 이다. 외부 어드레스가 획득되며 신호 E 가 '하이'일 때, 신호 X1 내지 X8 이 레지스터 (RG)에서 획득되며, 신호 E 가 버스트에서 '로우'일 때, 신호 FB 는 A0 베이스 어드레스에 의해 결정되며, 상기 신호가 '하이'일 때 순방향 회전을 상기 신호가 '로우'일 때 역방향 회전을 야기하는 기능은, 2비트 버스트에서와 동일하다. 그러나, 신호 FBB 가 베이스 어드레스 A1 에 의해 전환되며 상기 신호가 '하이' 대신 '로우'일 때, 신호 B1 및 B2 의 쌍이 신호 B3 및 B4 의 쌍 및 신호 B5 및 B6 의 쌍이 신호 B7 및 B8 의 쌍으로 스위칭되도록 상기 시퀀스가 전환된다. 이 스위칭을 추가함으로써, 멀티플렉서의 버스트 시퀀스는 표 4 와 일치한다. 이 시스템은, 제어 신호 라인의 개수가 적다는 점에서 유리하다.
도 11 은, 본 발명의 버스트 카운터 회로를 보여주는 블록도이다. 도시된 바와 같이, 본 발명의 반도체 회로는, 디코더, 제어 회로, 스위칭 회로 및 레지스터를 포함한다. 디코더는 복수의 어드레스 신호에 응하여 복수의 디코드된 어드레스 신호를 생성한다. 제어회로는 상기 어드레스 신호의 적어도 일부에 응하여 제어 신호를 발생시킨다. 스위치 회로는, 디코드된 어드레스 신호를 수신하며, 디코드된 어드레스 신호를 상기 제어 신호에 응하여 쉬프트함으로써 쉬프트된 디코드된 어드레스 신호의 출력을 생성한다. 레지스터는 스위치 회로의 출력을 수신한다.
상기 기술된 바와 같이, 본 발명에 따르면, 버스트 어드레스에 대해 디코드 논리 회로 다음에 입력 레지스터 회로가 위치하는 고속 신호 출력을 위한 메모리 회로에서, 이 레지스터가 또한 버스트 카운터 레지스터의 기능을 갖도록 만들어진다. 클럭 입력이 이 레지스터로 직접 입력되며, 레지스터의 출력은 내부 메모리로 직접 전송되고, 그 출력이 각각의 레지스터 앞에 배치된 멀티플렉서 회로들을 통해 다른 레지스터들로 동시에 피이드백 된다. 버스트 시퀀스가 멀티플렉서의 스위칭 제어에 의해 실현되며, 제어 신호가 디코딩되는 버스트 어드레스 신호의 일부를 사용하여 발생된다.
이리하여, 상기 클럭으로부터 내부 메모리 회로까지의 데이터 출력부의 스테이지의 개수가, 7 단에서 2 단으로 현저하게 감소될 수 있다. 이는, 멀티플렉서 회로가 임계 경로로부터 제거됨으로 수행되며, 지연 시간이 약 절반으로 크게 단축될 수 있다. 멀티플렉서가 레지스터의 전단에 놓이게 되므로, 이 경로가 레지스터의 셋업 시간 내에 동작해야 할지라도, 이는 문제시되지 않는다. 이는, 멀티플렉서의 로드가 레지스터 만이어서 로드가 작다는 사실, 및 멀티플렉서 제어 회로로 입력되는 어드레스 신호의 개수가 네 개에서 하나로 감소하여 로드가 매우 작은 사실로부터 기인하는 효과이다.
또한, 회로 소자의 개수에 있어서도, 레지스터들을 입력 레지스터와 버스트 레지스터로 분리하는 것이 필요하므로, 레지스터의 개수가 8개에서 5개로 감소될 수 있다.
본 발명이 상기 실시례들로 제한되지 않으며, 본 발명의 범위와 기술사상으로부터 벗어나지 않고서 개조 및 변경이 가하여질 수 있다는 것은 명백하다.

Claims (27)

  1. 복수의 디코드된 어드레스 신호들을 생성하기 위해 복수의 어드레스 신호들에 응하는 디코더;
    상기 어드레스 신호의 적어도 일부에 응하여 제어 신호를 발생시키는 제어 회로;
    상기 디코드된 어드레스 신호들을 수신하며, 쉬프트된 디코드된 어드레스 신호를 생성하기 위해 상기 제어 신호에 응하여 상기 디코드된 어드레스 신호들을 쉬프트하는 스위치 회로; 및
    상기 스위치 회로의 상기 출력을 수신하는 레지스터;
    를 포함하는 것을 특징으로 하는 반도체 회로.
  2. 제 1 항에 있어서,
    상기 레지스터는, 제 1 모드에서 상기 스위치 회로로부터 출력된 상기 디코드된 어드레스 신호들을 수신하며, 제 2 모드에서 상기 스위치 회로로부터 출력된 상기 쉬프트된 디코드된 어드레스 신호를 수신하는 것을 특징으로 하는 반도체 회로.
  3. 제 1 항에 있어서,
    상기 제어 회로는, 래치된 어드레스 신호를 생성하기 위한 모드 신호 및 클럭 신호에 응하여 상기 어드레스 신호들의 상기 부분을 래치하는 상기 래치 회로를 포함하며, 상기 제어 신호는 상기 래치된 어드레스 신호 및 상기 모드 신호로부터 생성되는 것을 특징으로 하는 반도체 회로.
  4. 제 1 항에 있어서,
    상기 제어 신호는, (2n-1) 버스트 어드레스 사이클에서 상기 어드레스 신호들의 하위 n (n은 정수) 에 기하여 발생되는 것을 특징으로 하는 것을 특징으로 하는 반도체 회로.
  5. 제 1 항에 있어서,
    버스트 어드레스들의 시퀀스를 발생시키기 위하여 지연 시간을 개선하는 것을 특징으로 하는 반도체 회로.
  6. 제 1 항에 있어서,
    상기 스위치 회로는 상기 디코더에 직접 접속되는 것을 특징으로 하는 반도체 회로.
  7. 복수의 디코드된 어드레스 신호들을 생성하기 위해 복수의 어드레스 신호들에 응하는 디코더;
    상기 어드레스 신호의 적어도 일부에 응하여 제어 신호를 발생시키는, 적어도 하나의 래치 회로를 포함하는, 제어 회로;
    상기 디코드된 어드레스 신호들을 수신하며, 쉬프트된 디코드된 어드레스 신호를 생성하기 위해 상기 제어 신호에 응하여 상기 디코드된 어드레스 신호들을 쉬프트하는 스위치 회로; 및
    상기 스위치 회로의 상기 출력을 수신하는 레지스터;
    를 포함하는 것을 특징으로 하는 반도체 회로.
  8. 제 7 항에 있어서,
    버스트 어드레스들의 시퀀스를 발생시키기 위하여 지연 시간을 개선하는 것을 특징으로 하는 반도체 회로.
  9. 복수의 디코드된 어드레스 신호들을 생성하기 위해 복수의 어드레스 신호들에 응하는 디코더;
    상기 각각의 디코드된 어드레스 신호들을 수신하는 복수의 스위치 회로들로서, 각각의 스위치 회로는 하나의 출력 신호를 출력하는, 이상의 복수의 스위치 회로들;
    상기 각각의 출력 신호들을 수신하며 래치된 출력 신호를 출력하는 복수의 레지스터들로서, 상기 래치된 출력 신호는 그 특정 래치된 출력 신호에 대응하는 스위치 회로 이외의 상기 스위치 회로들로 공급되는, 이상의 복수의 레지스터들; 및
    상기 어드레스 신호의 일부에 응하여 제어 신호를 발생시키는 제어 회로; 를 포함하되,
    상기 스위치 회로는, 상기 제어 신호에 따라 상기 출력 신호로서 상기 래치된 출력 신호 및 상기 디코드된 어드레스 신호의 하나를 출력하는 것을 특징으로 하는 반도체 회로.
  10. 제 9 항에 있어서,
    상기 제어 회로는, 래치된 어드레스 신호를 생성하기 위한 모드 신호 및 클럭 신호에 응하여 상기 어드레스 신호들의 상기 부분을 래치하는 상기 래치 회로를 포함하며, 상기 제어 신호는 상기 래치된 어드레스 신호 및 상기 모드 신호로부터 생성되는 것을 특징으로 하는 반도체 회로.
  11. 제 10 항에 있어서,
    상기 스위치 회로는, 상기 래치된 어드레스 신호에 응하여 상기 래치된 출력 신호들 중의 하나를 노드로 전송하는 제 1 게이트, 및 상기 모드 신호에 응하여 상기 출력 신호로서 상기 노드로 전송되는 신호 및 상기 디코드된 어드레스 신호 중의 하나를 전송하는 제 2 게이트를 포함하는 것을 특징으로 하는 반도체 회로.
  12. 제 10 항에 있어서,
    상기 제어 회로는, 상기 모드 신호가 제 1 논리 레벨에 있을 때에만 상기 래치된 어드레스 신호를 수신 및 출력하는 논리 게이트를 더 포함하며,
    상기 스위치 회로는, 상기 모드 신호가 상기 제 1 논리 레벨에 있을 때 상기 출력 신호로서 상기 래치된 출력 신호들 중의 하나를 전송하는 제 1 게이트, 및 상기 모드 신호가 제 2 논리 레벨에 있을 때 상기 출력 신호로서 상기 디코드된 어드레스 신호를 전송하는 제 2 게이트를 포함하는 것을 특징으로 하는 반도체 회로.
  13. 제 10 항에 있어서,
    상기 제어 회로는, 상기 래치된 어드레스 신호 및 상기 모드 신호를 수신하며 제 1 제어신호를 출력하는 제 1 게이트, 및 반전 래치된 어드레스 신호 및 상기 모드 신호를 수신하며 제 2 제어 신호를 출력하는 제 2 게이트를 더 포함하며,
    상기 스위치 회로는, 상기 모드 신호가 상기 제 1 논리 레벨에 있을 때 상기 제 1 및 제 2 제어 신호에 응하여 상기 출력 신호로서 상기 래치된 출력 신호들 중의 하나를 전송하는 제 1 게이트, 및 상기 모드 신호가 제 2 논리 레벨에 있을 때 상기 출력 신호로서 상기 디코드된 어드레스 신호를 전송하는 제 2 게이트를 포함하는 것을 특징으로 하는 반도체 회로.
  14. 제 10 항에 있어서,
    상기 레지스터는, 상기 클럭 신호에 응하여 상기 래치된 출력 신호를 출력하는 것을 특징으로 하는 반도체 회로.
  15. 복수의 디코드된 어드레스 신호들을 생성하기 위해 복수의 어드레스 신호들에 응하는 디코더;
    상기 디코드된 어드레스 신호들을 수신하며 출력 신호를 출력하는 스위치 회로;
    래치된 출력 신호를 출력하기 위해 클럭 신호에 응하여 상기 출력 신호를 래치하며, 상기 래치된 출력 신호를 상기 스위치 회로로 공급하는 레지스터; 및
    상기 어드레스 신호의 일부를 수신하며 래치된 어드레스 신호를 출력하는 래치 회로를 갖는 제어 회로; 를 포함하되,
    상기 래치 회로는, 모드 신호가 제 1 논리 레벨에 있을 때 상기 래치된 어드레스 신호를 출력하기 위해 상기 클럭 신호에 응하여 상기 어드레스 신호의 상기 일부를 래치하며, 상기 모드 신호가 제 2 논리 레벨에 있을 때 상기 래치된 어드레스 신호를 출력하기 위해 상기 클럭 신호에 응하지 않고, 상기 모드 신호가 상기 제 1 논리 레벨로부터 상기 제 2 논리 레벨로 전환될 때 래치된 상기 어드레스 신호의 상기 일부를 유지하며,
    상기 제어 회로는, 상기 래치된 어드레스 신호 및 상기 모드 신호에 따라 제어 신호를 생성하며;
    상기 스위치 회로는, 상기 제어 신호에 따라 상기 출력 신호로서 상기 래치된 출력 신호 및 상기 디코드된 어드레스 신호의 하나를 출력하는 것을 특징으로 하는 반도체 회로.
  16. 제 1 어드레스 신호 및 제 2 어드레스 신호를 수신하며 제 1 내지 제 4 디코드된 어드레스 신호들을 생성하기 위해 상기 제 1 및 제 2 어드레스 신호를 디코딩하는 디코더 회로;
    상기 제 1 디코드된 어드레스 신호들을 수신하며 제 1 출력 신호를 출력하는 제 1 스위치 회로;
    상기 제 2 디코드된 어드레스 신호들을 수신하며 제 2 출력 신호를 출력하는 제 2 스위치 회로;
    상기 제 3 디코드된 어드레스 신호들을 수신하며 제 3 출력 신호를 출력하는 제 3 스위치 회로;
    상기 제 4 디코드된 어드레스 신호들을 수신하며 제 4 출력 신호를 출력하는 제 4 스위치 회로;
    제 1 래치된 신호를 출력하기 위해 클럭 신호에 응하여 상기 제 1 출력 신호를 래치하는 제 1 레지스터;
    제 2 래치된 신호를 출력하기 위해 상기 클럭 신호에 응하여 상기 제 2 출력 신호를 래치하는 제 2 레지스터;
    제 3 래치된 신호를 출력하기 위해 상기 클럭 신호에 응하여 상기 제 3 출력 신호를 래치하는 제 3 레지스터;
    제 4 래치된 신호를 출력하기 위해 상기 클럭 신호에 응하여 상기 제 4 출력 신호를 래치하는 제 4 레지스터; 및
    래치된 어드레스 신호를 출력하기 위해 모드 신호 및 상기 클럭 신호에 따라 상기 제 1 어드레스 신호를 래치하는 래치 회로를 갖는 제어 회로; 를 포함하되,
    상기 제 1 스위치 회로는, 상기 제 2 및 제 4 래치된 신호들을 수신하며, 상기 모드 신호 및 상기 래치된 어드레스 신호에 응하여 상기 제 1 출력 신호로서 상기 제 1 디코드된 어드레스 신호, 상기 제 2 및 제 4 래치된 신호들 중의 하나를 출력하는 것을 특징으로 하는 반도체 회로.
  17. 제 16 항에 있어서,
    상기 제 2 스위치 회로는, 상기 제 1 및 제 3 래치된 신호들을 수신하며, 상기 모드 신호 및 상기 래치된 어드레스 신호에 응하여 상기 제 2 출력 신호로서 상기 제 2 디코드된 어드레스 신호 및 상기 제 1 및 제 3 래치된 신호들 중의 하나를 출력하며,
    상기 제 3 스위치 회로는, 상기 제 2 및 제 4 래치된 신호들을 수신하며, 상기 모드 신호 및 상기 래치된 어드레스 신호에 응하여 상기 제 3 출력 신호로서 상기 제 3 디코드된 어드레스 신호, 상기 제 2 및 제 4 래치된 신호들 중의 하나를 출력하며,
    상기 제 4 스위치 회로는, 상기 제 1 및 제 3 래치된 신호들을 수신하며, 상기 모드 신호 및 상기 래치된 어드레스 신호에 응하여 상기 제 4 출력 신호로서 상기 제 4 디코드된 어드레스 신호, 상기 제 1 및 제 3 래치된 신호들 중의 하나를 출력하는 것을 특징으로 하는 반도체 회로.
  18. 제 16 항에 있어서,
    상기 제 1 스위치 회로는, 상기 래치된 어드레스 신호에 응하여 상기 제 2 및 상기 제 4 래치된 출력 신호들을 노드로 전송하는 제 1 게이트, 및 상기 모드 신호에 응하여 상기 출력 신호로서 상기 노드로 전송된 신호 및 상기 제 1 디코드된 어드레스 신호의 하나를 전송하는 제 2 게이트를 포함하는 것을 특징으로 하는 반도체 회로.
  19. 제 16 항에 있어서,
    상기 제어 회로는, 상기 래치된 어드레스 신호를 수신하며 상기 모드가 제 1 논리 레벨에 있을 때에만 상기 래치된 어드레스 신호를 출력하는 논리 게이트를 더 포함하며,
    상기 제 1 스위치 회로는, 상기 모드 신호가 제 1 논리 레벨에 있을 때 상기 출력 신호로서 상기 제 2 및 상기 제 4 래치된 출력 신호들을 전송하는 제 1 게이트, 및 상기 모드 신호가 제 2 논리 레벨에 있을 때 상기 출력 신호로서 상기 제 1 디코드된 어드레스 신호를 전송하는 제 2 게이트를 포함하는 것을 특징으로 하는 반도체 회로.
  20. 제 16 항에 있어서,
    상기 제어 회로는, 상기 래치된 어드레스 신호 및 상기 모드 신호를 수신하며 제 1 제어신호를 출력하는 제 1 게이트, 및 반전 래치된 어드레스 신호 및 상기 모드 신호를 수신하며 제 2 제어 신호를 출력하는 제 2 게이트를 더 포함하며,
    상기 스위치 회로는, 상기 모드 신호가 상기 제 1 논리 레벨에 있을 때 상기 제 1 및 제 2 제어 신호에 응하여 상기 출력 신호로서 상기 래치된 출력 신호들 중의 하나를 전송하는 제 1 게이트, 및 상기 모드 신호가 제 2 논리 레벨에 있을 때 상기 출력 신호로서 상기 디코드된 어드레스 신호를 전송하는 제 2 게이트를 포함하는 것을 특징으로 하는 반도체 회로.
  21. 제 1 어드레스를 수신하는 입력 단자 및 출력 단자를 갖는 제 1 버퍼;
    상기 제 1 어드레스를 수신하는 입력 단자 및 출력 단자를 갖는 제 1 인버터;
    제 2 어드레스를 수신하는 입력 단자 및 출력 단자를 갖는 제 2 버퍼;
    상기 제 2 어드레스를 수신하는 입력 단자 및 출력 단자를 갖는 제 2 인버터;
    입력 단자를 가지며, 상기 제 1 및 제 2 버퍼의 상기 출력 단자들에 접속된, 그리고 출력 단자를 갖는, 제 1 게이트;
    입력 단자를 가지며, 상기 제 1 인버터 및 상기 제 2 버퍼의 상기 출력 단자들에 접속된, 그리고 출력 단자를 갖는, 제 2 게이트;
    입력 단자를 가지며, 상기 제 1 버퍼 및 제 2 인버터의 상기 출력 단자들에 접속된, 그리고 출력 단자를 갖는, 제 3 게이트;
    입력 단자를 가지며, 상기 제 1 및 제 2 인버터의 상기 출력 단자들에 접속된, 그리고 출력 단자를 갖는, 제 4 게이트;
    상기 제 1 게이트의 상기 출력 단자에 접속된 입력 단자를 가지며, 출력 단자를 가지는 제 1 멀티플렉서;
    상기 제 2 게이트의 상기 출력 단자에 접속된 입력 단자를 가지며, 출력 단자를 가지는 제 2 멀티플렉서;
    상기 제 3 게이트의 상기 출력 단자에 접속된 입력 단자를 가지며, 출력 단자를 가지는 제 3 멀티플렉서;
    상기 제 4 게이트의 상기 출력 단자에 접속된 입력 단자를 가지며, 출력 단자를 가지는 제 4 멀티플렉서;
    상기 제 1 멀티플렉서의 상기 출력 단자에 접속된 입력 단자를 가지며, 출력 단자를 가지는 제 1 레지스터;
    상기 제 2 멀티플렉서의 상기 출력 단자에 접속된 입력 단자를 가지며, 출력 단자를 가지는 제 2 레지스터;
    상기 제 3 멀티플렉서의 상기 출력 단자에 접속된 입력 단자를 가지며, 출력 단자를 가지는 제 3 레지스터;
    상기 제 4 멀티플렉서의 상기 출력 단자에 접속된 입력 단자를 가지며, 출력 단자를 가지는 제 4 레지스터; 및
    제어 회로; 를 포함하되,
    상기 제어 회로는,
    상기 제 1 버퍼의 상기 출력 단자에 접속된 입력 단자를 가지며, 출력 단자를 가지는 제 5 레지스터;
    클럭 신호 및 모드 신호를 수신하는 입력 단자를 가지며, 상기 제 5 레지스터에 접속된 출력 단자를 가지는 제 5 게이트;
    상기 제 5 레지스터의 상기 출력 단자에 접속된 입력 단자를 가지며, 상기 제 1 내지 제 4 멀티플렉서에 접속된 출력 단자를 가지는 제 3 인버터;
    상기 제 5 레지스터의 상기 출력 단자에 접속된 입력 단자를 가지며, 상기 제 1 내지 제 4 멀티플렉서에 접속된 출력 단자를 가지는 제 3 버퍼; 및
    상기 모드 신호를 수신하는 입력 단자를 가지며, 상기 제 1 내지 제 4 멀티플렉서에 접속된 출력 단자를 가지는 제 4 버퍼; 를 포함하되,
    상기 제 1 멀티플렉서의 상기 입력 단자는, 상기 제 4 및 제 2 레지스터들의 상기 출력 단자들에 접속되며;
    상기 제 2 멀티플렉서의 상기 입력 단자는, 상기 제 1 및 제 3 레지스터들의 상기 출력 단자들에 접속되며;
    상기 제 3 멀티플렉서의 상기 입력 단자는, 상기 제 2 및 제 4 레지스터들의 상기 출력 단자들에 접속되며;
    상기 제 4 멀티플렉서의 상기 입력 단자는, 상기 제 3 및 제 1 레지스터들의 상기 출력 단자들에 접속되는 것을 특징으로 하는 반도체 회로.
  22. 입력 단자 및 출력 단자를 각각 갖는 제 1 내지 제 8 레지스터들;
    상기 제 8, 제 4 및 제 2 레지스터들의 상기 출력 단자들에 접속되며 제 1 디코드된 어드레스 신호를 수신하는 입력 단자를 가지며, 상기 제 1 레지스터의 상기 입력 단자에 접속된 출력 단자를 가지는, 제 1 멀티플렉서;
    상기 제 1, 제 7 및 제 3 레지스터들의 상기 출력 단자들에 접속되며 제 2 디코드된 어드레스 신호를 수신하는 입력 단자를 가지며, 상기 제 2 레지스터의 상기 입력 단자에 접속된 출력 단자를 가지는, 제 2 멀티플렉서;
    상기 제 2, 제 6 및 제 4 레지스터들의 상기 출력 단자들에 접속되며 제 3 디코드된 어드레스 신호를 수신하는 입력 단자를 가지며, 상기 제 3 레지스터의 상기 입력 단자에 접속된 출력 단자를 가지는, 제 3 멀티플렉서;
    상기 제 3, 제 1 및 제 5 레지스터들의 상기 출력 단자들에 접속되며 제 4 디코드된 어드레스 신호를 수신하는 입력 단자를 가지며, 상기 제 4 레지스터의 상기 입력 단자에 접속된 출력 단자를 가지는, 제 4 멀티플렉서;
    상기 제 8, 제 4 및 제 6 레지스터들의 상기 출력 단자들에 접속되며 제 5 디코드된 어드레스 신호를 수신하는 입력 단자를 가지며, 상기 제 5 레지스터의 상기 입력 단자에 접속된 출력 단자를 가지는, 제 5 멀티플렉서;
    상기 제 5, 제 7 및 제 3 레지스터들의 상기 출력 단자들에 접속되며 제 6 디코드된 어드레스 신호를 수신하는 입력 단자를 가지며, 상기 제 6 레지스터의 상기 입력 단자에 접속된 출력 단자를 가지는, 제 6 멀티플렉서;
    상기 제 2, 제 6 및 제 8 레지스터들의 상기 출력 단자들에 접속되며 제 7 디코드된 어드레스 신호를 수신하는 입력 단자를 가지며, 상기 제 7 레지스터의 상기 입력 단자에 접속된 출력 단자를 가지는, 제 7 멀티플렉서;
    상기 제 7, 제 1 및 제 5 레지스터들의 상기 출력 단자들에 접속되며 제 8 디코드된 어드레스 신호를 수신하는 입력 단자를 가지며, 상기 제 8 레지스터의 상기 입력 단자에 접속된 출력 단자를 가지는, 제 8 멀티플렉서; 및
    제어 회로; 를 포함하되,
    상기 제어 회로는,
    상기 제 1 어드레스 신호를 수신하는 입력 단자를 가지며, 출력 단자를 가지는 제 9 레지스터;
    상기 제 2 어드레스 신호를 수신하는 입력 단자를 가지며, 출력 단자를 가지는 제 10 레지스터;
    클럭 신호 및 모드 신호를 수신하는 입력 단자를 가지며, 산기 제 9 및 제 10 레지스터들에 접속된 출력 단자를 가지는, 제 1 게이트;
    상기 제 9 레지스터의 상기 출력 단자에 접속되는 입력 단자를 가지며, 출력 단자를 가지는, 제 1 인버터;
    상기 제 10 레지스터의 상기 출력 단자에 접속되는 입력 단자를 가지며, 출력 단자를 가지는, 제 2 인버터;
    상기 제 9 및 제 10 레지스터들의 상기 출력 단자들에 접속되는 입력 단자를 가지며, 출력 단자를 가지는, 제 2 게이트;
    상기 제 1 인버터 및 제 10 레지스터의 상기 출력 단자들에 접속되는 입력 단자를 가지며, 출력 단자를 가지는, 제 3 게이트;
    상기 제 9 레지스터 및 제 10 인버터의 상기 출력 단자들에 접속되는 입력 단자를 가지며, 출력 단자를 가지는, 제 4 게이트; 및
    상기 제 1 및 제 2 인버터들의 상기 출력 단자들에 접속되는 입력 단자를 가지며, 출력 단자를 가지는, 제 5 게이트; 를 포함하며,
    상기 제 1 내지 제 8 멀티플렉서의 각각은, 상기 제 2 내지 상기 제 5 레지스터들의 상기 출력 단자들에 접속되며, 상기 모드 신호를 수신하는 것을 특징으로 하는 반도체 회로.
  23. 입력 단자 및 출력 단자를 각각 갖는 제 1 내지 제 8 레지스터들; 및
    제어 회로; 를 포함하되,
    상기 제어 회로는,
    제 1 어드레스 신호 및 제어 신호를 수신하는 입력 단자를 가지며, 출력 단자를 가지는 제 9 레지스터;
    제 2 어드레스 신호 및 상기 제어 신호를 수신하는 입력 단자를 가지며, 출력 단자를 가지는 제 10 레지스터; 및
    클럭 신호 및 모드 신호를 수신하며 상기 제어 신호를 출력하는 게이트; 를 포함하는 반도체 회로이고,
    상기 반도체 회로는 다시,
    상기 제 8 및 제 4 레지스터들의 상기 출력 단자들에 접속되는 제 1 입력 단자, 및 상기 제 9 레지스터의 상기 출력 단자에 접속된 제 2 입력 단자를 가지며, 출력 단자를 가지는, 제 1 멀티플렉서;
    상기 제 1 멀티플렉서 및 상기 제 2 레지스터의 상기 출력 단자들에 접속되는 제 1 입력 단자, 및 상기 제 10 레지스터의 상기 출력 단자에 접속된 제 2 입력 단자를 가지며, 출력 단자를 가지는, 제 2 멀티플렉서; 및
    상기 제 2 멀티플렉서의 상기 출력 단자에 접속되며 제 1 디코드된 어드레스 신호를 수신하는 제 1 입력 단자, 및 상기 모드 신호를 수신하도록 접속된 제 2 입력 단자를 가지는, 제 3 멀티플렉서; 를 더 포함하는 것을 특징으로 하는 반도체 회로.
  24. 어드레스 신호를 래치하도록 제어 신호에 응하며, 래치된 어드레스 신호를 출력하는, 레지스터;
    클럭 신호 및 모드 신호에 응하여 상기 제어 신호를 생성하는 제어 게이트;
    반전 래치된 어드레스 신호를 생성하도록 상기 래치된 어드레스 신호를 수신하는 제 1 인버터;
    제 1 신호를 수신하는 제 1 노드 및 제 2 노드 사이에 전류 경로를 가지며, 상기 래치된 어드레스 신호를 수신하는 제어 게이트를 가지는, 제 1 타입의 제 1 트랜지스터;
    상기 제 1 노드 및 상기 제 2 노드 사이에 전류 경로를 가지며, 상기 반전 래치된 어드레스 신호를 수신하는 제어 게이트를 가지는, 제 2 타입의 제 2 트랜지스터;
    제 2 신호를 수신하는 제 3 노드 및 상기 제 2 노드 사이에 전류 경로를 가지며, 상기 반전 래치된 어드레스 신호를 수신하는 제어 게이트를 가지는, 상기 제 1 타입의 제 3 트랜지스터;
    상기 제 3 노드 및 상기 제 2 노드 사이에 전류 경로를 가지며, 상기 래치된 어드레스 신호를 수신하는 제어 게이트를 가지는, 상기 제 2 타입의 제 4 트랜지스터;
    반전 모드 신호를 생성하도록 상기 모드 신호를 수신하는 제 2 인버터;
    디코드된 어드레스 신호를 수신하는 제 4 노드 및 제 5 노드 사이에 전류 경로를 가지며, 상기 모드 신호를 수신하는 제어 게이트를 가지는, 상기 제 1 타입의 제 5 트랜지스터;
    상기 제 4 노드 및 상기 제 5 노드 사이에 전류 경로를 가지며, 상기 반전 모드 신호를 수신하는 제어 게이트를 가지는, 상기 제 2 타입의 제 6 트랜지스터;
    상기 제 2 노드 및 상기 제 5 노드 사이에 전류 경로를 가지며, 상기 반전 모드 신호를 수신하는 제어 게이트를 가지는, 상기 제 1 타입의 제 7 트랜지스터; 및
    상기 제 2 노드 및 상기 제 5 노드 사이에 전류 경로를 가지며, 상기 모드 신호를 수신하는 제어 게이트를 가지는, 상기 제 2 타입의 제 8 트랜지스터; 를 포함하는 것을 특징으로 하는 반도체 회로.
  25. 어드레스 신호를 래치하도록 제 1 제어 신호에 응하며, 래치된 어드레스 신호를 출력하는, 레지스터;
    반전 래치된 어드레스 신호를 생성하도록 상기 래치된 어드레스 신호를 수신하는 제 1 인버터;
    클럭 신호 및 모드 신호에 응하여 상기 제 1 제어 신호를 생성하는 제 1 제어 게이트;
    상기 래치된 어드레스 신호 및 상기 모드 신호에 응하여 상기 제 2 제어 신호를 생성하는 제 2 제어 게이트;
    상기 반전 래치된 어드레스 신호 및 상기 모드 신호에 응하여 제 3 제어 신호를 생성하는 제 3 제어 게이트;
    제 1 신호를 수신하는 제 1 노드 및 제 2 노드 사이에 전류 경로를 가지며, 상기 제 2 제어 신호를 수신하는 제어 게이트를 가지는, 제 1 타입의 제 1 트랜지스터;
    상기 제 1 노드 및 상기 제 2 노드 사이에 전류 경로를 가지며, 상기 반전 제 2 제어 신호를 수신하는 제어 게이트를 가지는, 제 2 타입의 제 2 트랜지스터;
    제 2 신호를 수신하는 제 3 노드 및 상기 제 2 노드 사이에 전류 경로를 가지며, 상기 제 3 제어 신호를 수신하는 제어 게이트를 가지는, 상기 제 1 타입의 제 3 트랜지스터;
    상기 제 3 노드 및 상기 제 2 노드 사이에 전류 경로를 가지며, 반전 제 3 제어 신호를 수신하는 제어 게이트를 가지는, 상기 제 2 타입의 제 4 트랜지스터;
    디코드된 어드레스 신호를 수신하는 제 4 노드 및 제 5 노드 사이에 전류 경로를 가지며, 상기 모드 신호를 수신하는 제어 게이트를 가지는, 상기 제 1 타입의 제 5 트랜지스터; 및
    상기 제 4 노드 및 상기 제 5 노드 사이에 전류 경로를 가지며, 반전 모드 신호를 수신하는 제어 게이트를 가지는, 상기 제 2 타입의 제 6 트랜지스터; 를 포함하는 것을 특징으로 하는 반도체 회로.
  26. 복수의 디코드된 어드레스 신호들을 생성하기 위해 복수의 어드레스 신호들을 디코딩하는 단계;
    어드레스 논리 제어 회로에서 상기 어드레스 신호의 일부를 래치하되, 상기 어드레스 논리 제어 회로는 모드 신호가 제 1 상태로 제공될 때 상기 어드레스 신호의 상기 일부에 기하여 제어 신호를 출력하도록 하는, 이상의 래칭 단계; 및
    상기 모드 신호가 상기 제 1 상태로부터 제 2 상태로 전환된 후, 상기 버스트 어드레스 신호들의 시퀀스를 생성하는 단계;
    를 포함하는 것을 특징으로 하는 버스트 어드레스 신호를 생성하는 방법.
  27. 복수의 디코드된 어드레스 신호들을 생성하기 위해 복수의 어드레스 신호들을 디코딩하는 수단;
    상기 어드레스 신호의 적어도 일부에 응하여 제어 신호를 발생시키되, 상기 제어 신호를 발생시키는 수단은 적어도 하나의 래치 회로를 갖는, 이상의 제어 신호 발생 수단;
    쉬프트된 디코드된 어드레스 신호의 출력을 생성하기 위해, 상기 제어 신호에 응하여, 상기 디코드된 어드레스 신호들을 스위칭하고 상기 디코드된 어드레스 신호들을 쉬프팅하는 수단; 및
    상기 디코드된 어드레스 신호들을 스위칭하는 상기 수단의 상기 출력을 수신 및 래칭하는 수단;
    을 포함하는 것을 특징으로 하는 반도체 회로.
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