CN1144129C - 半导体电路 - Google Patents

半导体电路 Download PDF

Info

Publication number
CN1144129C
CN1144129C CNB971220611A CN97122061A CN1144129C CN 1144129 C CN1144129 C CN 1144129C CN B971220611 A CNB971220611 A CN B971220611A CN 97122061 A CN97122061 A CN 97122061A CN 1144129 C CN1144129 C CN 1144129C
Authority
CN
China
Prior art keywords
signal
output terminal
register
output
input end
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB971220611A
Other languages
English (en)
Other versions
CN1188934A (zh
Inventor
高桥弘行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Electronics Corp
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp, NEC Corp filed Critical NEC Electronics Corp
Publication of CN1188934A publication Critical patent/CN1188934A/zh
Application granted granted Critical
Publication of CN1144129C publication Critical patent/CN1144129C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明半导体电路包含：与多个地址信号相对应以产生多个被解码地址信号的解码器；接收各被解码地址信号的多个切换电路；多个接收各输出信号的寄存器，各寄存器输出一个被闩锁的输出信号，并将其提供到除与该特定被闩锁输出信号对应的切换电路以外的切换电路上；以及一个产生与地址信号的一部分对应的控制信号的控制电路；切换电路根据控制信号输出作为所述输出信号的被解码地址信号及被闩锁输出信号中的一个。

Description

半导体电路
本发明涉及半导体电路，且尤其涉及一种具有脉冲串串传送功能的同步存储电路的脉冲串串猝发地址生成电路。
作为用于实现高性能计算机系统的跟随CPU的操作速度的高速数据传送系统，其为一个脉冲串数据传送系统。在该系统中，在对同步存储器给出一个基本地址后，通过时钟信号(简写为“CLK”)来在存储器中自动生成地址，从而以高速输出数据。用于产生脉冲串串信号的地址序列根据系统中所使用的存储器的不同而不同。
当前，作为配备有脉冲串串功能的高速存储器有一种同步静态随机存取存储器(简写为“SSRAM”)，其被用作高速缓冲存储器，且一种交错系统被用作脉冲串串序列。表1示出了该序列。
            表1
外部输入地址：       Add0  Add1  Add2 —  —
第一脉冲串串地址：   Add0  Add1  Add2 —  —
第二脉冲串地址：     Add0  Add1  Add2 —  —
第三脉冲串地址：     Add0  Add1  Add2 —  —
         特征
在此情况下，最小有效比特的Add0及Add1的两个比特组成一个脉冲串地址，并在外部输入地址的基础上，在第一脉冲串周期仅地址Add0被转变为反相，在第二脉冲串周期仅地址Add1被转变为反相，而在第三脉冲串周期两个地址Add0及Add1都被转变为反相，而地址Add2及随后的地址在它们的脉冲串周期内保存数据。此后将描述用于实现此操作的电路。
图1示出了传统电路的第一个实施例。脉冲串地址Add0及Add1被分别输入到寄存器电路RG中。寄存器电路RG在控制时钟信号EK的上升沿获取脉冲串地址Add0及Add1并输出脉冲串地址。寄存器电路RG保存输出数据直到接收到下一个控制时钟信号EK的时钟边沿为止。输出被反相器电路改变成正相/反相操作信号，而其中的一个被复用器MUXO选择进内部地址信息A0中。信息A0及作为其反相信号的反相信息A0被输入到信息解码器DEC1，且在此情况下，输出信号B1到B4中的一个被选择作为1/4选择信号。用于控制寄存器RG的控制时钟信号EK被与外部输入时钟信号CLK及来自外部的基本地址获取模式信号E同步的内部时钟信号K的“与”逻辑电路EKB生成。内部控制信号K及模式信号E在脉冲串时间同样被同步地输入进地址逻辑控制电路BCCO，且当模信号E在脉冲串中弱时，电路与内部时钟信号K同步地控制并切换复用器MuX0。地址逻辑控制电路BCCO被形成作为计数器电路用于生成在内部时钟信号K的每个周期倒相地址Addo的一信号，和生成在每两个周期倒相地址Add1的一信号。
现在将描述该操作，由于在输入一个外部地址时模信号E变强，信号EK象内部时钟信号K一样变化，从而数据Add被与内部时钟信号K同步地获取。此时，由于复用器MuX0被固定并允许正向逻辑通过，地址Add0随其未被改变的逻辑被输入进解码器DEC1。由于在脉冲串地址生成时模信号E变弱，控制时钟信号EK被固定在弱值寄存器RG输出在脉冲前输入的保存在外部地址中的最后数据。与此同时，由于电路BCCO产生一用于与内部时钟信号K同步的复用器MUXO的切换信号，所以可以实现脉冲串周期，其中在交错序列中产生相对于基本地址Add0及Add1的反相地址：Add0及Add1。
接下来，将描述第二个传统实例，在该例中在输入寄存器前设置解码器电路从而在由解码器电路完成1/4选择后产生脉冲串信号。通过解码地址Add0及Add1来产生四个选择信号B1到B4并在4个选择信号B 1到B4中选择出一个选择信号。在交错模式的脉冲序列中选择出如表2中所示的被选择的信号。例如，在当两个地址Add1及Add0都低的情况下，在外部输入周期中选择信号B1，而在随后的脉冲串周期中，来顺序选择信号B2、B3及B4。
                 表2
外部输入  Addo，Add1      0，0    1，0    0，1    1，1
外部输入被选择的信号      B1      B2      B3      B4
第一脉冲串  被选信号      B2      B1      B4      B3
第二脉冲串  被选信号      B3      B4      B1      B2
第三脉冲串  被选信号      B4      B3      B2      B1
图2示出了用于实现此脉冲串计数电路的传统电路的一个实例。有4个“或非”解码器电路DEC1，它们具有每个地址Add0及Add1的正/反信号A0或反相的A0，及信号A1或反相的A1的输入，而它们的输出X1到X4也分别被输入进寄存器RG。与第一个传统实例一样，由于控制寄存器RG的信号EK由基本地址获取模信号E和内部时钟信号K的“与”逻辑电路EKB来产生。寄存器电路RG的输出E1到E4被作为信号B1到B4通过复用器MUX输出到内部电路中，而且在同时，随信号K被输进第二寄存器电路RG1。在其它的路径上将这些寄存器电路RG1的输出B1R到B4R输入到复用器中。例如，具有输出信号E2的输入的复用器MUX具有其它两个输入信号B1R及B3R，用于输入的切换信号通量BC由信号FB、RB及EB组成。电路BCC2的信号通量BC由信号E1和E2的“或”逻辑输出的信号FB，信号E2和E4的逻辑输出的信号RB及与信号E具有相同的逻辑的信号EB组成。
下面将描述此电路的操作。与两个地址相对应的解码信号输出X1到X4中的一个变为高并被选择，而其它的处于不被选择的低状态且被输入进寄存器RG。例如，当选择了信号X1时而在外部地址获取的信号E变为高位时，信号EK与时钟信号K的上升沿同步的被输入到寄存器RG中，而寄存器获取信号X1到X4的信号数据。与此同时，数据被作为信号E1到E4输出。由于信号EB为高位，复用器MUX被改变从而信号E1被作为其自身的信号B1输出。信号B1被传送到诸如下一级解码器的内部存储器电路。接着，当建立了脉冲串模式时，信号E变为低位，而信号EK被固定在低值并不改变，从而作为输入寄存器数据的信号E1到E4被固定。由于信号E1被选择且为高位，所以信号FB变为高位，而信号RB及EB变为低，从而复用器MUX从相邻的路径改变对反馈信号(信号B4R用作信号E1)的选择。在前面周期中的信号B1到B4的数据按时钟信号K收入脉冲串计数寄存器RG1中，且与此同时，数据被作为信号B1R到B4R输出，从而此信号在相邻的路径通过复用器输出到B1到B4，在外部地址获取的原始状态处于信号E1或E3的选择中时，复用器MUX被信号FB切换从而执行前向移数从而信号B1被移数到信号B2，而信号B2被移数到信号B3。在当外部地址获取的原始状态处于信号E2或E4的选择状态时，复用器MUX被信号RB切换从而执行一反相移数，这样的话信号B1被移数到信号B4，而信号B2被移数到信号B1。在脉冲串模式中的移数次序用图3中所示的正向循环及反相循环表示，而表2中所示的脉冲串计数的顺序根据需要进行。
在上述的第一个传统电路中，在寄存器RG之后，设置了用于脉冲串计数的复用器MUX，此外，其后还设置了解码器从而信号B1到B4被从解码器输出。当在同步存储器中内部状态开始改变与外部时钟的同步情况下，需要将用于信号K到信号B1到B4的路径速度提高。然而，在此实例中，由于复用器MUX及解码器置于寄存器RG之后，在该部分的延迟时间被看作是延迟。第二种传统的实例改善了此缺陷。解码器部分被移到了输入寄存器的前面，及寄存器RG的后面，信号仅从复用器MUX输出，从而使速度被解码器延迟的程度有所改善。然而，由于必须由寄存器RG的输出信号E1到E4的数据来控制正向循环及反相循环，从而使负载由于对控制电路BCC2的信号拖延而增加。此外，在复用器MUX的部分仍存在延迟。因此，用于存储脉冲串数据的寄存器RG1被四个路径中的每一个所需要，从而电路尺寸变得非常大。
阻碍速度提高的另一个问题在于，由于需要用于产生输入到输入寄存器的信号EK的逻辑缓冲器EKB，在外部地址获取时此部分也会产生延迟，这对第一和第二传统的实例是共同的问题。
因此本发明的一个目的是提供一种半导体电路，其具有一个脉冲串计数电路，用于减少从时钟信号的输入到脉冲串地址的输出的延迟。
本发明的另一个目的是提供一种半导体电路，其具有一个用于减少尺寸的脉冲串计数器电路。
本发明的半导体电路包括与多个地址信号对应解码器用于产生多个被解码的地址信号，还包含用于接收被解码的地址信号的寄存器、用于接收被解码的地址信号并移数与控制信号对应的被解码的地址信号以产生被移数的解码地址信号的切换电路，及用于产生与地址信号的部分对应的控制信号的控制电路。
本发明的另一个实施例的半导体电路包含：与多个地址信号对应以产生多个解码的地址信号的解码器、用于接收各个解码的地址信号的多个切换电路，每个切换电路输出一个输出信号，还包含多个用于接收各个输出信号的多个寄存器，其中每个寄存器输出一个闭锁输出信号，并向除与该特定闭锁信号对应的切换电路以外的开关电路提供闭锁输出信号、另外还包含用于产生一与地址信号部分相对应的控制信号的控制电路，开关电路根据控制信号输出作为所述输出信号的被解码的地址信号及闭锁输出信号中的一个。
如上所述，根据本发明，在用于高速信号输出的存储电路中，其中在解码逻辑电路后设置用于一个脉冲串地址的输入寄存器电路，此寄存器被制成同样具有脉冲串计数寄存器的功能。将时钟输入直接输进此寄存器，而寄存器的输出被直接传送到内部存储器，而该输出通过设置在各寄存器前的复用器电路被同时反馈到其它寄存器。并通过对复用器的切换控制来实现脉冲串串序列，并在被解码前通过使用部分脉冲串串地址信号来产生控制信号
据此，从时钟到内部存储器电路的数据输出路径的级数并从七级减至四级。这是由于从关键路径移走复用器电路来完成的，而延迟时间也可被大大地减少了大约一半。由于复用器被设置在寄存器的前级，虽然此路径必须在寄存器的建立时间内来操作，但这也不是问题。这是由于复用器输出的负载仅为寄存器致使负载很小而产生的效果，而且输入到复用器控制电路的地址信号数也从四减到了一，因此负载很小。
同样在电路元件的数目中，由于不必将寄存器分为一个输入寄存器及一个脉冲串串寄有器，从而寄存器的数目也可从八个减到五个。
通过下面结合相应附图的描述会对本发明的以上及其它的目的、优点及特征有更清楚的了解，其中：
图1为第一传统实例的脉冲串计数器的示意图；
图2为第二传统实例的脉冲串计数器的示意图；
图3为用于解码输出的脉冲串序列的信号发送的流程图；
图4为本发明第一实施例的脉冲串计数器电路的示意图；
图5为典型的寄存器电路R6的示意图；
图6为典型的复用器电路MUX的示意图；
图7为本发明第二实施例的脉冲串控制电路的部分示意图；
图8为本发明第三实施例的脉冲串控制电路的部分示意图；
图9为本发明第四实施例的脉冲串计数器电路的示意图；
图10为本发明第五实施例的脉冲串计数器电路的示意图；
图11为本发明的脉冲串计数器电路的方框图。
下面参考图4对本发明的第一实施例进行描述。其具有四个“或非”逻辑电路DEC1，用于输入每个地址Add0及Add1的正/反信号A0及反相的A0，以及A1及反相的A1。输出X1到X4被输入进各个复用器MUX，输出M1到M4被输入进寄存器RG，而输出B1到B4被传送到内部存储器电路。这里，与外部时钟同步的内部时钟信号K控制寄存器RG。对复用器MUX的三个数据输入，例如对于B1路径，是由除了来自解码器的信号X1的路径外，还有通过缓冲器的来自输出B4及B2的信号B4R及B2R的反馈路径组成。对于此三种输入数据的切换信号组为信号BC，其是由信号FB、信号RB及信号EB的三个信号组成。控制电路BCC1产生信号BC，并包含用于在被解码前获取地址信号A0的一寄存器，输入信号K及E并用于产生用于控制寄存器的时钟信号EK的“与”逻辑缓冲器电路、用于输出寄存器的反相信号FB及同相信号RB的缓冲器电路、以及用于输出作为同相信号EB的外部地址获取信号E的缓冲器电路。
下面将描述该操作。在与两地址对应的解码信号输出X1到X4中，一个变为高位并被选择，而其它的为处于不被选择状态的低位并被输入到复用器MUX。例如，当地址Add0及Add1两者都为低位且选择了信号X1时，并当在外部地址获取中信号E变为高时，在与信号K的上升沿同步的在电路BCC1中产生信号EK，并被输入到寄存器RG中，从而在寄存器中获取信号A0。由于在当信号E变高时信号EB变高，接收信号的复用器MUX使得切换控制一路径从而信号M1到M4被选择而信号X1到X4被输出。具有输入信号M1到M4的寄存器RG在信号K的时钟沿获取数据，并输出信号B1到B4。在下一周期中，当建立了脉冲串模式时，信号E变为低，而信号EK被固定在低位且不变，从而在电路BCC1的寄存器中，在前面周期的外部地址获取处的数据AO被保存。在信号E为低位情况下，根据信号FB或RB的高位信号，在复用器MUX中形成在其中反馈数据B1R到B4R被选择而信号M1到M4被输出的路径。例如，在用于产生信号M1的复用器MUX中，在信号FB为高的情况下，复用器MUX被切换从而产生正向移数，这样信号B4R被移数到信号M1，而信号B1R被移数到信号M2。在信号RB为高的情况下，复用器MUX被切换从而发生反相移数致使信号B2R被移数到信号M1，而信号B3R被移数到信号M2。也即，脉冲串序列的正向循环或反相循环的选择是由作为最小有效基本地址的信号AO是低或高来决定的。这从表2中的脉冲串计数器的解码序列可以清楚地看到。而本实施例使用此规则以形成脉冲串控制电路。
下面将详细描述作为形成本实施例的电路块的寄存器RG及复用器MUX的实例。图5中示出寄存器电路。输入信号IN与PMOS(CP-型MOS晶体管)M1及nMOS(n-型MOS晶体管)M2的源极端相连，控制信号CLK及其反相信号CLKB被输入到各自的门，MOS晶体管M1及M2的漏极端子相连并被输入到下一级反相器INV2。反相器INV2的输出被输入进反相器INV3，而反相器INV3的输出被通过由nMOS M3及PMOS M4所形成的第二传送器电路与反相器INV2的输入相连。此时信号CLK及CLKB被输入到各自的门。闩锁电路由从信号IN到反相器INV2的输出的部分形成，而一类似的电路由MOS晶体管M5到M8及反相器INV4及INV5组成。反相器INV2的输出形成下一级的输入，而反相器INV4的输出形成寄存器的输出OUT。前半闩锁电路是指主闩锁，而后半闩锁电路是指从属闩锁，其除了输入到从属闩锁的传送电路M5到M8的信号CLK及CLKB的逻辑是反相的以外其逻辑与主闩锁一致。在此电路中，输入数据被在信号CLK被从低变为高(信号CLKB被从高变为低)的改变沿时由主闩锁闩锁及获取，从属闩锁将数据传送过去从而使数据被输出。直到此时从属闩锁才首先改变被闩锁的前面周期的数据。在信号CLK的沿从高变低的情况下，由于主方数据仅被从属方闩锁，从而寄存器的输出不变。
图6示出了复用器电路。nMOS晶体管M15及pMOS晶体管M16被并行连接到具有信号X1的输入的反相器INV6的输出，从而形成一个传送电路。信号EB及其反相信号被输入到各自的门，该输出被输入到反相器INV8，而反相器INV8的输出为复用器MUX的输出M1。与传送电路相类似，pMOS晶体管M18及nMOS晶体管M17彼此并行连接，而信号EB及其反相信号被输进各自的门，而MOS晶体管M18及M17被设置在反相器INV7的输出与反相器INV8的输入之间。对于输入B4R，提供了nMOS M11及pMOS M12的传送信号FB及其反相信号被作为栅极输入而被输入，而该输出被输入并连接到反相器INV7。类似地，对于输入B2R，提供了nMOS M13及pMOS M14的传送，信号RB及其反相信号被作为门输入而输入，而其输出被输入并连接到反相器INV7。在此电路中，当信号EB为高位时，MOS晶体管M15及M16被接通，从而信号X1被通过反相器INV6及INV8输出到信号M1。当信号EB低时，由于MOS晶体管M17及M18接通，信号通过反相器INV7及INV8被输出到信号M1。然而，前级路径根据信号FB及RB而不同。当信号FB为高时，由于MOS M11及M12被接通，信号B4R被输出到信号M1。当信号RB为高时，由于MOS晶体管M13及M14被接通，信号B2R被输出到信号M1。
在此脉冲串计数器电路及第二传统电路中，从输入K到输出B1到B4的延迟时间将就逻辑门级的数目而彼此进行比较。此时，假设寄存器电路及复用器电路与图5及图6中所示的电路一样。而传送电路被作为一级逻辑门来计算。在传统的实例中，在外部地址输入处，电路EKB具有两级，寄存器RG具有两级，而复用器MUX具有三级，因此总数为7级。虽然复用器MUX中的两级(INV6、INV8)的反相器可被在逻辑上忽略，由于向寄存器RG的输出E1到E4提供一个负载用于向电路BCC2的信号传送，当复用器MUX仅由传送电路构成时，通过寄存器RG的输出很难驱动输出B1到B4的全部输出负载。相应地，反相器必须被作为缓冲器加入。在脉冲串操作中，寄存器RG1具有两级，而复用器MUX具有四级，从而全部为6级，其较小。然而，很明显地，在外部地址输入处的路径变为速度极限。另一方面，在本实施例中，在外部地址输入及脉冲串操作两处，寄存器RG的全部仅为两级。这将延迟时间缩短了一半。与此同时，寄存器电路的数目也从八减到了五，从而本发明在布线面积的减少方面也是有效的。同样，由于复用器MUX被设置在寄存器RG的前面，从输入ADD到寄存器RG的输入的路径变长，从而延迟时间也会增长。然而，如果延迟时间是位于被输入到寄存器RG的信号K的启动时间范围内也是没问题的。由于仅通过信号A。也可实现将地址信号输入到电路BCC1中，由于负载的增加而造成的影响可被减至最小。
下面将参考图7对本发明的第二个实施例进行描述。在此实施例中，与第一实施例相比，脉冲串控制电路及复用器电路被简化了，在图7中，将省去与第一实施例中电路结构等同的部分。
在第一实施例中脉冲串控制电路BCC3仅包括用于产生信号FB的部分。作为对复用器电路MUX1的控制信号，电路BCC3的输出的信号FB及外部地址获取信号E被直接输入。nMOS晶体管M21和pMOS M22以及被输入信号FB及其反相信号的门形成一个传送电路，来自相邻寄存器的反馈信号B4R在正向循环被输入。类似地，pMOS M24及nMOSM23以及被输入信号FB及其反相信号的门形成传送电路，而来自相邻寄存器的反馈信号B2R在反相循环被输入。来自此两对传送电路的输出被与第一级的输出相连。类似地形成两对传送电路，其中被输入第一级的输出及来自解码器的输出X1，信号E被作为门信号输入，而相应的输出被相连形成输出M1。
下面将描述该操作，由于信号E在外部地址获得处为强，MOS晶体管M25及M26被接通，而MOS M27及M28被关闭，从而输入X1通过传送电路被传送到输出。由于信号E在脉冲串模式时为低，在信号X1侧的路径被关闭，而在信号B4R或B2R处的路径接通。由于信号FB执行了传送电路的类似切换，当信号FB为高时，信号B4R被传送作为通过两级的传送电路的输出。当信号FB为低时，信号B2R被输出。在复用器中不插入作为缓冲器电路的反相器，由于复用器MUX1的输出仅被输入到寄存器，所以负载被减少。在输出B1到B4被以传统实施例中的方式驱动时，经常连接大的下一级电路或长的布线，如果仅使用一个传送系统电路的话，波形会被大大地变形，从而延迟时间长。此外，由于在本实施例的复用器MUX1的输出的端子M1处的负载被降低，组成传送电路的开关晶体管的尺寸也可被做的很小。这使得信号E可直接输入进复用器MUX1，这就能够使用仅通过一个信号FB来选择及操作用于切换信号B4R/B2R的传送器电路。
下面将参考图8对本发明的第三个实施例进行描述。在此实施例中，与第一实施例相比，复用器电路的传送器电路不是串联为两级，但传送器电路可以仅由一级组成。还具有两个“或非”逻辑电路，其具有寄存器的输出为输入以获取脉冲串控制电路BCC4的数据A0及其反相信号。电路的相应输出将作为信号FB及RB。相应“或非”逻辑电路的另一个输入信号为外部地址获取控制信号E，而与此同时，信号E，以及信号FB及RB被作为控制信号输进复用器MUX2。具有信号E及其反相信号的门输入的nMOS M31及pMOS M32形成一个传送电路，并被连接在输入X1及输出M1之间。类似地，具有信号FB及RB的门控制的各传送电路彼此相连用于信号B4R及B2R的输入，且全部的输出都共同地连接到输出M1。
下面将描述该操作，当获取到外部地址时，信号E变为高位，且数据X1被传送到输出M1。此时，由于信号FB和RB都为低位，不会发生数据的冲突。在脉冲串操作中，E变为低，来自信号X1的路径被中断。这里，根据存储在电路BCC4的寄存器中的信号A。的基本地址数据，信号RB及FB中的一个变为高，而且信号B4R及B2R中的一个的数据被传送到输出M1。在复用器中来自信号B4R或B2R的路径为一级的传送开头电路，其具有提高路径速度的作用，如果将各信号E、FB及RB的反相信号提供到复用器MUX2，则复用器MUX2中的反相电路就变得不必要了，从而仅通过6个晶体管元件就可制成此结构。
接着，下面将描述脉冲串地址由三个比特组成的情况。根据外部地址输入，在脉冲串中内部生成较低的地址Add0、Add1及Add2.表3中示出了交错模式的序列。
      表3
外部输入地址：      Add0    Add1   Add2   Add3—
第一脉冲串地址：    Add0    Add1   Add2   Add3—
第二脉冲串地址：    Add0    Add1   Add2   Add3—
第三脉冲串地址：    Add0    Add1   Add2   Add3—
第四脉冲串地址：    Add0    Add1   Add2   Add3—
第五脉冲串地址：    Add0    Add1   Add2   Add3—
第六脉冲串地址：    Add0    Add1   Add2   Add3—
第七脉冲串地址：    Add0    Add1   Add2   Add3—
根据本发明的目的，当在解码地址Add0到Add2之后初始化一个脉冲计数器电路时，脉冲串的解码序列如表4中所示。在这样的一个复杂序列中选择脉冲串计数器电路的选择信号B1到B8。除了两比特脉的正向循环和反相循环外，加入信号B1到B4的组与信号B5到B8组之间开头操作，从而必须明确决定此序列的因素除了地址输入Add0外还包括地下地址输入Add1。
       表4
外部输入Add0，1，2    000   100   010   110   001   101   011   111
外部输入选择信号      B1    B2    B3    B4    B5    B6    B7    B8
第一脉冲串选择信号    B2    B1    B4    B3    B6    B5    B8    B7
第二脉冲串选择信号    B3    B4    B1    B2    B7    B8    B5    B6
第三脉冲串选择信号    B4    B3    B2    B1    B8    B7    B6    B5
第四脉冲串选择信号    B5    B6    B7    B8    B1    B2    B3    B4
第五脉冲串选择信号    B6    B5    B8    B7    B2    B1    B4    B3
第六脉冲串选择信号    B7    B8    B5    B6    B3    B4    B1    B2
第七脉冲串选择信号    B8    B7    B6    B5    B4    B3    B2    B1
根据图9中所示的此表所制成的脉冲串计数器电路作为本发明的第四实施例。具有地址Add0到Add2或反相的A。到A2的正/反信号A。到A2的输入的解码器电路的输出X1到X8被输入到复用器MuX3，各输出被输入进寄存器RG，而它们的输出B1到B8被传送到内部存储器电路。这里，与外部时钟同步的内部时钟信号K控制寄存器RG。例如在信号B1路径的情况下，对复用器MuX3的五个数据输入由除了来自解码器的信号X1外，还由来自输出B8、B4、B2的信号B8R、B4R、B2R及通过缓冲器的B2的B2R的反馈路径组成。用于五种数据的切换信号为信号BC，其由五个信号FB1、FB2、RB1、RB2、及EB组成。其可与第一实施例中所描述复用器电路的相同方法来制成，其中由三个控制信号来切换三种数据。用于产生信号BC的控制电路为电路BCC5，其包括用于在被解码前来获取地址信号AO及A1的寄存器及“与”逻辑缓冲电路，该“与”逻辑缓冲电路具有信号输入K及E用于产生时钟信号EK来控制寄存器。另外还提供四个具有这些寄存器的输出的输入及它们的反相信号的“或非”逻辑电路，而这输出是指信号FB1、FB2、RB1及RB2。E表示从电路BCC5输出并作为通过缓冲器的同相信号EB的外部地址获取信号。
下面将描述该操作。与此三个地址对应的解码信号输出X1到X8中的一个变为高并被选择，而其它的为低且处于不被选择状态并被输入到复用器MUX3中。例如，当所有的地址输入Add0到Add2都为低而选择了信号X1时，且在外部地址的获取时当信号E变为高时，信号EK被与电路BCC5中的信号K的上升沿同步地产生，并被输入到寄存器RG并在寄存器中获取信号A0及A1。由于在当信号E变高的同时信号EB也变为高，接收信号的复用器MUX3进行切换以控制路径从而信号X1到X8被选择并被输出。具有复用器MUX3的输出的输入的寄存器RG在信号K的时钟沿获取数据，并输出到信号B1到B8。当在下周期形成脉冲串模式时，信号E变为低，信号EK被固定在低位而在电路BCC5的寄存器中保存前面周期(在外部地址的获取时)的数据A0及A1。在信号E为低的情况下，根据从要变为高的信号FB1、FB2、RB1及RB2中所选择的信号，信号B1R到B8R的反馈数据被选择以形成MUX3中的一个路径并输出到寄存器RG。例如，在产生信号B1的路径的复用器MUX3中，在信号FB1为高的情况下，复用器MUX3被切换从而信号B8R被移数到信号B1而信号B1R被移数到信号B2。在信号FB2为高的情况下，信号B4R被传送到信号B1而信号B1R被传送到信号B2。在信号FB2为强的情况下，信号B2R被传送给B1，而信号B7R被传送给信号B2。在信号RB2为高的情况下，信号B2R被传送给信号B1。而信号B3R被传送给信号B2。在此情况下，须明确的是本发明的脉冲串计数器电路即使在脉冲串地址数增加的情况下也可同样的方式应用。
参考表3，较低的3比特，也即地址Add0、Add1、Add2被用在第七脉冲串串地址周期来执行脉冲串串移动。参考表1，较低的1比特被用在第三脉冲串串地址周期。也即，一般讲较低的n比特(n：整数)被用在2n脉冲串串地址周期来执行脉冲串串移动。
下面参考图10来对本发明的第五个实施例进行描述，在此实施例中，与第四实施例相比脉冲串串控制电路及复用器电路被简化了。一个脉冲串串控制电路Bcc6仅由一个A0数据寄存器、一个用于其反相信号FB的电路，一个A1数据寄存器及一个用于产生其反相信号FBB的电路组成。虽然输出信号B1至B8的寄存器RG和反馈信号B1R到B8R的部分是与第四实施例中的相同，但是在寄存器RG前面的复用器由电路MuX4的三极串联联接而成来选择两个信号。当考虑将B1输出路径作为一个实例时，对于用于具有B4R及B8R信号输入的第一级复用器MuX4的切换信号FBB，用于具有第一级MuX4及信号B2R的输出的输入的第二级复用器的切换为信号FB，而用于将第二级MuX4的输出及信号x1作为输入的第三级复用器MuX4的切换信号为信号E。当外部信号被获取且信号E为高时，在寄存器RG中获取信号X1到x8，当在脉冲串处信号E为低时，信号FB由AO基本地址来决定，而当信号为高时建立正向循环的操作和当信号为低时反相循环的操作与两比特脉冲串串中的情况一样。然而，当信号FBB被基本地址A1改变时且信号为低而不是高时，序列被改变从而成对信号B1和B2被切换为一对信号B3及B4，而对信号B5及B6被切换为对信号B7及B8。通过加入此切换，甲器的脉冲串序列与表4相一致，此系统的好处在于控制信号线的数目变小了。
图11为本发明的脉冲串计数器电路的方框图，如图所示，本发明的半导体电路包括一个解码器、一个控制电路、一个切换电路及一个寄存器。解码器与多个地址信号对应用于产生多个被解码的地址信号。控制电路产生与地址信号的至少一部分相对应的控制信号。切换电路接收被解码的地址信号并移数与控制信号对应的被解码的地址信号以产生一输出的移数的解码地址信号。寄存器接收切换电路的输出。
很明显地本发明不局限在以上的实施例，而任何的修改及变化也都不会脱离本发明的范围及精神。

Claims (27)

1、一种半导体电路，其特征在于包含：
一个对应于多个地址信号用于产生多个被解码的地址信号的解码器；
用于产生与所述地址信号的至少一部分相对应的控制信号的控制电路；
用于接收所述被解码的地址信号并针对所述控制信号来移数所述被解码的地址信号以产生被移数信号的切换电路；及
用于接收所述被移数信号的寄存器；
2、根据权利要求1所述的电路，其特征在于所述寄存器在第一模式接收从所述切换电路输出的被解码的地址信号并在第二模式接收从所述切换电路输出的所述被移数的解码地址信号。
3、根据权利要求1所述的电路，其特征在于所述控制电路包含用于与时钟信号及模式信号相对应的闩锁所述地址信号的所述部分以产生一被闩锁的地址信号的闩锁电路，且从所述被闩锁的地址信号及所述模信号来产生所述控制信号。
4、根据权利要求1所述的电路，其特征在于在2n-1脉冲串串地址周期根据所述地址信号的较低n比特来产生所述控制信号，其中n为整数。
5、根据权利要求1所述的电路，其特征在于通过改善延迟时间来产生脉冲串串地址序列。
6、根据权利要求1所述的电路，其特征在于其中所述切换电路被直接与所述解码器相连。
7、一种半导体电路，其特征在于包含：
一与多个地址信号对应用于产生多个被解码的地址信号的解码器；
一用于产生与所述地址信号的至少一部分相对应的控制信号的控制电路，所述控制电路具有至少一个闩锁电路；
一用于接收所述被解码的地址信号并根据所述控制信号来移数所述被解码地址信号以产生被移数的信号的切换电路；及
一用于接收所述被移数信号的寄存器。
8、根据权利要求7所述的电路，其特征在于通过改善延迟时间来产生脉冲串串地址的序列。
9、一种半导体电路，其特征在于它包含：
一与多个地址信号对应以产生多个被解码的地址信号的解码器；
多个用于分别接收各所述被解码的地址信号的切换电路，每个所述切换电路输出一个输出信号；
多个用于接收来自所述一个相应的切换电路的输出信号并输出一个被闩锁的输出信号的寄存器；及
用于产生与所述地址信号的一部分相对应的控制信号的控制电路；
所述切换电路和所述寄存器相连，从而每个所述切换电路根据所述控制信号输出其中的一个相应的解码地址信号和作为相应的输出信号的相应闩锁输出信号。
10、根据权利要求9所述的电路，其特征在于所述控制电路包含一用于与时钟信号及模信号对应的闩锁所述地址信号部分以产生一被闩锁的地址信号的闩锁电路，并从所述被闩锁的地址信号及所述模式信号来产生所述控制信号。
11、根据权利要求10所述的电路，其特征在于其中每个所述切换电路包含第一门和一第二门，而其中第一门用于将相应的被闩锁的输出信号中的一个传输到与所述被闩锁的地址信号相对应的一个节点，而第二门用于传输相应的一个被解码的地址信号及被作为与所述模信号对应的所述输出信号传输到所述节点的信号。
12、根据权利要求10所述电路，其特征在于所述控制电路还包含一个接收所述被闩锁的地址信号并仅当所述模信号为第一逻辑电平时输出所述被闩锁的地址信号的逻辑门，所述切换电路包含一第一门，用于当所述模信号为所述第一逻辑电平时传输其中的一个作为所述输出信号的相应的被闩锁的输出信号，以及一第二门，用于当所述模信号为第二逻辑电平时传输作为所述输出信号的其中一个相应的被解码的地址信号。
13、根据权利要求10所述的电路，其特征在于所述控制电路还包含一第一门和一第二门，而其中第一门用于接收所述被问锁的地址信号及所述模信号并输出一个第一控制信号，而第二门用于接收一个反相的被闩锁的地址信号及所述模信号并输出一个第二控制信号，每个切换电路包含一第一门和一第二门，而其中第一门当所述模信号为第一逻辑电平时传输与所述第一和第二控制信号对应的作为所述控制信号的相应的被闩锁的输出信号中的一个，而第二门当所述模信号为第二逻辑电平时传输作为输出信号的相应的被解码的地址信号。
14、根据权利要求10所述的电路，其特征在于所述闩锁电路输出与所述时钟信号对应的所述被闩锁的输出信号。
15、一种半导体电路，其特征在于还包含：
一与多个地址信号对应的以产生多个被解码的地址信号的解码器；
一用于接收所述被解码的地址信号并输出至少一输出信号的切换电路；
用于闩锁与时钟信号对应的所述输出信号以输出一被闩锁的输出信号的一寄存器，所述被闩锁的输出信号提供给所述切换电路；及
一控制电路，其具有一闩锁电路，当模信号为第一逻辑电平时所述闩锁电路闩锁与所述时钟信号对应的所述地址信号的一部分并输出被闩锁的地址信号，并当所述模信号为第二逻辑电平而无所述时钟信号时维持输出所述被闩锁的地址信号，所述控制电路根据所述被闩锁的地址信号及所述模式信号来产生一控制信号；
所述切换电路根据所述控制信号输出所述解码地址信号及所述被闩锁的输出信号中的一个作为所述输出信号。
16、一种半导体电路，其特征在于包含：
一用于接收—第一地址信号及—第二地址信号并解码所述第一和第二地址信号以产生第一到第四被解码的地址信号的解码器；
一接收所述第一被解码的地址信号并输出第一输出信号的第一切换电路；
一接收所述第二被解码的地址信号并输出—第二输出信号的第二切换电路；
一接收所述第三被解码的地址信号并输出—第三输出信号的第三切换电路；
一接收所述第四被解码的地址信号并输出—第四输出信号的第四切换电路；
一闩锁与时钟信号对应的所述第一输出信号并输出一第一被闩锁的信号的第一寄存器；
一闩锁与所述时钟信号对应的所述第二输出信号并输出—第二被闩锁的信号的第二寄存器；
一闩锁与所述时钟信号对应的所述第三输出信号并输出—第三被闩锁的信号的第三寄存器；
一闩锁与所述时钟信号对应的所述第四输出信号并输出一第四被闩锁的信号的第四寄存器；及
具有一根据所述时钟信号及模信号来闩锁所述第一地址信号并输出一被闩锁的地址信号的闩锁电路的控制电路；
所述第一切换电路接收所述第二和第四被闩锁的信号并输出与所述被闩锁的地址信号及所述模信号对应的作为所述第一输出信号的所述第一被解码的地址信号、所述第二及第四被闩锁信号中的一个。
17、根据权利要求16所述的电路，其特征在于：
所述第二切换电路接收所述第一和第三被闩锁的信号并输出与所述被闩锁的地址信号及所述模信号对应的作为所述第二输出信号的所述第二解码地址信号、所述第一及第三被闩锁信号中的一个，所述第三切换电路接收所述第二和第四被闩锁的信号并输出与所述被闩锁的地址信号及所述模信号对应的作为所述第三输出信号的所述第三被解码地址信号、所述第二及第四被闩锁的信号中的一个，及所述第四切换电路接收所述第一及第三被闩锁信号并与所述被闩锁地址信号及所述模信号对应的输出所述第四被解码地址信号、所述第一及第三被闩锁信号中的一个作为所述第四输出信号。
18、根据权利要求16所述的电路，其特征在于所述第一切换电路包含一第一门和一第二门，其中第一门对应于所述被闩锁地址信号传输所述第二及第四被闩锁输出信号中的一个到一节点，而第二门对应于所述模式信号传输所述第一被解码地址信号及一被传输到所述节点的信号中的一个作为所述输出信号。
19、根据权利要求16所述的电路，其特征在于其中所述控制电路还包含一逻辑门，其仅当所述模式信号为第一逻辑电平时接收所述被闩锁的地址信号并输出所述被闩锁的地址信号，所述第一切换电路包含第一门和一第二门，其中第一门在当所述模信号为所述第一逻辑电平时传输所述第二和第四被闩锁输出信号中的一个作为所述输出信号，而其中的第二门在当所述模式信号为第二逻辑电平时传输作为所述输出信号的所述第一被解码的地址信号。
20、根据权利要求16所述的电路，其特征在于其中所述控制电路还包含第一门及第二门，其中第一门接收所述被闩锁的地址信号及所述模式信号并输出一第一控制信号，而第二门用于接收一反相的被闩锁的地址信号及所述模式信号并输出一第二控制信号，所述切换电路包含一第一门和一第二门，其用第一门在当所述模信号为第一逻辑电平时，用于传输所述被闩锁输出信号中的一个作为与所述第一第二控制信号对应的所述输出信号，而第二门在当所述模式信号为第二逻辑电平时传输作为所述输出信号的所述被解码的地址信号。
21、一种半导体电路，其特征在于，其包含：
一具有接收第一地址的输入端及一输出端的第一缓冲器；
一具有接收所述第一地址的输入端及一输出端的第一反相器；
一具有接收第二地址的一输入端及一输出端的第二缓冲器；
一具有一用于接收所述第二地址的输入端及一输出端的第二反相器；
一第一门，其具有一与所述第一和第二缓冲器的输出端相连的输入端并具有一输出端；
一第二门，其具有一与所述第一反相器及所述第二缓冲器的输出端相连的一输入端及还具有一输出端；
一第三门，其具有一与所述第一缓冲器及所述第二反相器的所述输出端相连的输入端及还具有一输出端；
一第四门，其具有一与所述第一及第二反相器的输出端相连的一输入端及还具有一输出端；
一第一复用器，其具有与所述第一门的所述输出端相连的一输入端及还具有一输出端；
一第二复用器，其具有一与具有一输出端的所述第二门的所述输出端相连的一输入端；
一第三复用器，其具有一与具有一输出端的所述第三门的所述输出端相连的输入端；
一第四复用器，其具有一与具有一输出端的所述第四门的所述输出端相连的一输入端；
一第一寄存器，其具有一与所述第一复用器的所述输出端相连的一输入端并还具有一输出端；
一第二寄存器，其具有一与所述第二复用器的所述输出端相连的一输入端及还具有一输出端；
一第三寄存器，其具有一与所述第三复用器的所述输出端相连的一输入端及还具有一输出端；
一第四寄存器，其具有一与所述第四复用器的所述输出端相连的一输入端还具有一输出端；及
一控制电路包含：
一第五寄存器，其具有一与所述第一缓冲器的所述输出端相连的一输入端及还具有一输出端；
一第五门，其具有接收时钟信号及模式信号的一输入端及与所述和经五寄存器相连的输出端；
一第三反相器，其具有一与所述第五寄存器的所述输出端相连的输入端并具有一与所述第一到第四复用器相连的一输出端；
一第三缓冲器，其中有一与所述第五寄存器的所述输出端相连的输入端及一与所述第一到第四复用器相连的输出端；及
一第四缓冲器，其具有一接收所述模式信号的输入端及一与所述第一到第四复用器相连的一输出端；其中
所述第一复用器的所述输入端与所述第四及第二寄存器的所述输出端相连；
所述第二复用器的所述输入端与所述第一及第三寄存器的所述输出端相连；
所述第三复用器的所述输入端与所述第二及第四寄存器的所述输出端相连；
所述第四复用器的所述输入端与所述第三及第一寄存器的所述输出端相连；
22、一半导体电路，其特征在于包含：
第一到第八寄存器中的每一个都具有一输入端及一输出端；
第一复用器具有与所述第八、第四及第二复用器的所述输出端相连的一输入端，并接收一第一被解码的地址信号，并具有一与所述第一寄存器的所述输入端相连的输出端；
第二复用器具有与所述第一、第七及第三寄存器的所述输出端相连的一输入端，并接收第二被解码的地址信号还具有一与所述第二寄存器的所述输入端相连的输出端；
第三复用器具有与所述第二、第六及第四寄存器的所述输出端相连的一输入端，并接收一第三被解码的地址信号而且还具有一与所述第三寄存器的所述输入端相连的输出端；
一第四复用器，其具有一与所述第二、第一及第五寄存器的所述输出端相连的输入端并接收一第四被解码的地址信号而且还具有一与所述第四寄存器的所述输入端相连的输出端；
一第五复用器，其具有一与所述第入、第四及第六寄存器的所述输出端相连的一输入端并接收一第五被解码的地址信号而且还具有一与所述第五寄存器的所述输入端相连的一输出端；
一第六复用器，其具有一与所述第五、第七及第三寄存器的所述输出端相连的输入端，并接收第六被解码的地址信号，且还具有一个与所述第六寄存器的所述输入端相连的输出端；
一第七复用器，其具有一与所述第二、第六及第八寄存器的所述输出端相连的输入端，并接收一第七被解码的地址信号，而且还具有一个与所述第七寄存器的所述输入端相连的输出端；
一第八复用器，其具有一与所述第七、第一及第五寄存器的输出端相连的输入端，并接收一第八被解码的地址信号且还具有一个与所述第八寄存器的所述输入端相连的输出端，及
一控制电路，其包含：
一第九寄存器，其具有一接收第一地址信号的输入端及还具有一输出端；
一第十寄存器，其具有一用于接收一第二地址信号的输入端及还具有一输出端；
一第一门，其具有一用于接收时钟信号及模式信号的输入端及一与所述第九及第十寄存器相连的输出端；
一第一反相器，其具有一与所述第九寄存器的所述输出端相连的输入端及还具有一输出端；
一第二反相器，其具有一与所述第十寄存器的所述输出端相连的输入端且还具有一输出端；
一第二门，其具有一与所述第九和第十寄存器的所述输出端相连的输入端且还具有一输出端；
一第三门，其具有一与所述第一反相器及第十寄存器的所述输出端相连的输入端，且还具有一输出端；
一第四门，其具有一与所述第九寄存器及第二反相器的所述输出端相连的一输入端及还具有一输出端；及
一第五门，其具有一与所述第一和第二反相器的所述输出端相连的一输入端且还具有一输出端；其中
所述第一到第八寄存器中的每一个都与所述第二到第五寄存器的所述输出端相连并接收所述模式信号；
23、一种半导体电路，其特征在于包含：
第一到第八寄存器，每个具有一个输入端及一个输出端；
一控制电路其包含：
第九寄存器，其具有一接收第一地址信号及一控制信号的输入端及还具有一输出端；
一第十寄存器，其具有一接收第二地址信号及所述控制信号的输入端还具有一输出端；及
一门，用于接收一时钟信号及一模式信号并输出所述控制信号；
一第一复用器，其具有一与所述第八及第四寄存器的所述输出端相连的第一输入端及与所述第九寄存器的所述输出端相连的一第二输入端，且还具有一输出端；
一第二复用器，其具有一与所述第一复用器及所述第二寄存器的输出端相连的第一输入端，及一与所述第十寄存器的所述输出端相连的一第二输入端，其还具有一输出端；及
第三复用器，其具有一与所述第二复用器的所述输出端相连的第一输入端并接收第一解码地址信号，还具有一被连接用于接收所述模式信号的第二端；
24、一种半导体电路，其包含：
一与控制信号对应用于闩锁一地址信号的寄存器，所述寄存器输出一被闩锁的地址信号；
一用于产生与时钟信号及模信号对应的所述控制信号的一控制门；
一接收所述被闩锁的地址信号以产生一反相被闩锁的地址信号的第一反相器；
一第一类型的第一晶体管，其在接收第一信号的第一节点与第二节点之间具有一个电流通路并还具有一个接收所述被闩锁地址信号的控制门；
一第二类型的第二晶体管，其在所述第一节点及所述第二节点之间具有一电流通路并具有一接收所述反相被闩锁地址信号的控制门；
所述第一类型的第三晶体管，其在接收第二信号的第三节点与所述第二节点间具有一电流通路并具有一接收所述反相被闩锁地址信号的控制门；
一所述第二类型的第四晶体管，其在所述第三节点与所述第二节点间具有一电流通路并具有一接收所述被闩锁地址信号的控制门；
一接收所述模式信号以产生一反相模式信号的第二反相器；
所述第一类型的第五晶体管这在接收被解码地址信号的第四节点与第五节点间具有一电流通路并具有一接收所述模式信号的控制门；
所述第二类型的第六晶体管在所述第四节点与所述第五节点间具有一电流通路并具有一接收所述反相模式信号的控制门；
所述第一类型的第七晶体管在所述第二节点与所述第五节点间具有一电流通路并具有一接收所述反相模式信号的控制门；及
所述第二类型的第八晶体管在所述第二节点与所述第五节点间具有一电流通路并具有一接收所述模信号的控制门；
25、一种半导体电路，其特征在于包含：
与所述第一控制信号对应以闩锁地址信号的一寄存器，所述寄存器输出一被闩锁的地址信号；
一接收所述被闩锁的地址信号以产生一反相被闩锁地址信号的第一反相器；
一产生与时钟信号及模信号对应的所述第一控制信号的第一控制门；
一产生与所述被闩锁地址信号及所述模式信号对应的第二控制信号的第二控制门；
一产生与所述反相被闩锁地址信号及所述模式信号对应的第三控制信号的第三控制门；
第一类型的第一晶体管在接收第一信号的第一节点与第二节点间具有一电流通路并具有一接收所述第二控制信号的控制门；
第二类型的第二晶体管在所述第一节点与所述第二节点间具有一电流通路并具有一接收一反相第二控制信号的控制门；
所述第一类型的第三晶体管具有一电流并具有一接收所述第二控制信号的控制门；
第二类型的第二晶体管在所述第一节点与所述第二节点间具有一电流通路并具有一接收反相第二控制信号的控制门；
所述第一类型的第三晶体管在接收第二信号的第三节点与所述第二节点间具有一电流通路并具有一接收所述第三控制信号的控制门；
所述第二类型的第四晶体管在所述第三节点与所述第二节点间具有一电流通路并具有一接收反相第三控制信号的控制门；
所述第一类型的第五晶体管在接收被解码地址信号的第四节点与第五节点可具有一电流通路并具有一接收所述模式信号的控制门；及
所述第二类型的第六晶体管在所述第四节点与所述第五节点间具有一电流通路并具有一接收反相模式信号的控制门。
26、一种生成脉冲串串地址信号的方法，其特征在于包含：
解码多个地址信号以产生多个被解码的地址信号；
当提供一第一状态的模式信号时在一地址逻辑控制电路中，闩锁所述地址信号的一部分从而所述地址逻辑控制电路根据所述地址信号的所述部分输出一控制信号；并在所述模信号从所述第一状态变成第二状态时产生所述脉冲串串地址信号的序列。
27、一种半导体电路，其特征在于包含：
用于解码多个地址信号以产生多个被解码地址信号的装置；
用于根据所述地址信号的至少一部分来生成控制信号的装置，为产生所述控制信号，所述装置具有至少一个闩锁电路；
一用于切换所述被解码地址信号并根据所述控制信号移数所述被解码地址信号以产生被移数的被解码地址信号的装置，及
为切换所述解码地址信号用于接收并闩锁所述装置的所述输出的装置。
CNB971220611A 1996-12-19 1997-12-19 半导体电路 Expired - Fee Related CN1144129C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP339646/1996 1996-12-19
JP33964696A JP3748648B2 (ja) 1996-12-19 1996-12-19 バーストカウンター回路

Publications (2)

Publication Number Publication Date
CN1188934A CN1188934A (zh) 1998-07-29
CN1144129C true CN1144129C (zh) 2004-03-31

Family

ID=18329478

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB971220611A Expired - Fee Related CN1144129C (zh) 1996-12-19 1997-12-19 半导体电路

Country Status (5)

Country Link
US (1) US6212615B1 (zh)
JP (1) JP3748648B2 (zh)
KR (1) KR100337422B1 (zh)
CN (1) CN1144129C (zh)
TW (1) TW385391B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6389525B1 (en) * 1999-01-08 2002-05-14 Teradyne, Inc. Pattern generator for a packet-based memory tester
US7177968B1 (en) * 1999-05-31 2007-02-13 Mitsubishi Denki Kabushiki Kaisha Data transmission system
KR100549939B1 (ko) * 1999-06-04 2006-02-07 삼성전자주식회사 버스트 카운터
KR100321735B1 (ko) * 1999-12-24 2002-01-26 박종섭 고주파 특성을 개선한 어드레스 카운터
US8239658B2 (en) * 2006-02-21 2012-08-07 Cypress Semiconductor Corporation Internally derived address generation system and method for burst loading of a synchronous memory
KR101645452B1 (ko) 2015-04-15 2016-08-04 서울대학교산학협력단 진저레논 에이를 함유하는 심혈관 질환 예방용 식품조성물 및 심혈관 질환 치료용 약품 조성물
US11862291B2 (en) 2019-12-12 2024-01-02 Metacni Co., Ltd. Integrated counter in memory device
US11742001B2 (en) * 2020-04-28 2023-08-29 Arm Limited Configurable multiplexing circuitry

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58150184A (ja) 1982-03-02 1983-09-06 Mitsubishi Electric Corp 記憶装置
JPH04184791A (ja) * 1990-11-20 1992-07-01 Nec Corp 半導体メモリ
US5345573A (en) * 1991-10-04 1994-09-06 Bull Hn Information Systems Inc. High speed burst read address generation with high speed transfer
US5729709A (en) * 1993-11-12 1998-03-17 Intel Corporation Memory controller with burst addressing circuit
JP3425811B2 (ja) * 1994-09-28 2003-07-14 Ｎｅｃエレクトロニクス株式会社 半導体メモリ
US5835970A (en) * 1995-12-21 1998-11-10 Cypress Semiconductor Corp. Burst address generator having two modes of operation employing a linear/nonlinear counter using decoded addresses

Also Published As

Publication number Publication date
TW385391B (en) 2000-03-21
US6212615B1 (en) 2001-04-03
KR100337422B1 (ko) 2002-07-18
JP3748648B2 (ja) 2006-02-22
KR19980064384A (ko) 1998-10-07
JPH10188566A (ja) 1998-07-21
CN1188934A (zh) 1998-07-29

Similar Documents

Publication Publication Date Title
CN1258150C (zh) 半导体器件
CN1144129C (zh) 半导体电路
CN1274200A (zh) 时间数字转换器以及利用该转换器的锁定电路和方法
US6741193B2 (en) Parallel in serial out circuit having flip-flop latching at multiple clock rates
CN1107379C (zh) 输出缓冲电路
KR0156152B1 (ko) 최대값 선택회로
JP2610417B2 (ja) アドレス信号生成方法及びその回路
KR100789195B1 (ko) 입출력 인터페이스 및 반도체 집적 회로
CN1186385A (zh) 用于维特比解码器的追逆
CN110022188B (zh) 基于冻结比特对的极化码编码方法及极化码串行抵消译码方法和电路
CN1767048A (zh) 锁存时钟生成电路及串并行变换电路
JP4808318B2 (ja) メモリアプリケーション用のハイブリッドデータｉ／ｏのデータ転送方法
US20040010657A1 (en) Associative memory device returning search results of a plurality of memory groups successively upon one search instruction
CN1133109A (zh) 同步电路装置
US6304617B1 (en) Viterbi decoder
CN1135498C (zh) 同步计数器及其进位传送的方法
US9264155B2 (en) Apparatus and system for tracking data speed automatically
JPH0715800B2 (ja) 記憶回路
CN207571741U (zh) 时钟树单元、时钟网络结构及fpga时钟结构
CN111506538A (zh) 用于片内互联总线的时隙分裂中继设备
CN1183596C (zh) 采用低电压电平的同步数据获取电路及方法
CN113381736B (zh) 一种高吞吐率的流水线电路
RU2417402C1 (ru) Кросс-кластерная коммутационная матрица
KR100239727B1 (ko) 행렬 전치회로
CN100505731C (zh) 网络接口电路及其方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Effective date: 20030820

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20030820

Address after: Tokyo, Japan

Applicant after: NEC Corp.

Co-applicant after: NEC Corp.

Address before: Tokyo, Japan

Applicant before: NEC Corp.

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.; NEC ELECTRONICS TAIWAN LTD.

Effective date: 20070126

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20070126

Address after: Kanagawa County, Japan

Patentee after: NEC Corp.

Address before: Tokyo, Japan

Co-patentee before: NEC Corp.

Patentee before: NEC Corp.

C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER NAME: NEC CORP.

CP03 Change of name, title or address

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa County, Japan

Patentee before: NEC Corp.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040331

Termination date: 20131219