CN1767048A - 锁存时钟生成电路及串并行变换电路 - Google Patents

Abstract

本发明提供一种抑制了耗电的锁存时钟生成电路及串并行变换电路。锁存信号生成电路(22)具备：EXNOR元件(24)、NOR元件(26)及D－FF(28)，EXNOR元件(24)及NOR元件(26)根据控制信号Xn－1和反馈信号Xn－1的组合，控制锁存信号LCKn的电平。D－FF(28)接受锁存信号的反相信号，在锁存信号为低电平的定时内将Xn输出到EXNOR元件(24)及下一级的锁存信号生成电路(22)的EXNOR元件(24)。

Description

锁存时钟生成电路及串并行变换电路

技术领域

本发明涉及与系统时钟同步、从多个输出端子依次输出锁存信号的锁存时钟生成电路及包括该锁存时钟生成电路的串并行变换电路。

背景技术

在各种电路中，使用着与系统时钟同步、依次改变来自多个输出端子的输出的锁存时钟生成电路。例如，组装入将按时间序列接收的串行数据作为并行数据汇总输出的串并行变换电路，用于生成保持数据的多个锁存电路相对的触发信号。

如图7所示，锁存时钟生成电路70具有多个锁存信号生成电路72。各锁存信号生成电路72接受系统时钟信号GCLK，与该系统时钟同步地输出各锁存信号LCKn。

如图7所示，锁存信号生成电路72具有D触发器(D-FF)74及AND元件(“与”元件)76。在D-FF74的输入端子D上，输入来自前级的控制信号Xn-1或行时钟信号STP，在时钟端子C上输入系统时钟信号GCLK的反相信号。D-FF74的输出端子Q连接AND元件76和下一级锁存信号生成电路72所包含的D-FF74的输入端子D。而且，还有时钟信号GCLK被输入到AND元件76。

在提供给D-FF74的输入端子D的控制信号Xn-1或行时钟信号STP为高电平时，以系统时钟信号GCLK为低电平的定时由D-FF74的输出端子Q输出高电平的控制信号Xn。因此，AND元件76以系统时钟信号GCLK变化为下一个高电平的定时从输出端子输出低电平的锁存信号LCKn。

当控制信号Xn-1或行时钟信号STP为低电平时，以系统时钟信号GCLK为低电平的定时，从D-FF74的输出端子Q输出低电平信号。此时，AND元件76与系统时钟信号GCLK的电平无关，从输出端子输出低电平的锁存信号LCKn。

图8表示锁存时钟生成电路70的动作的时间图。图8中示出了设有4个锁存信号生成电路72时的时间图。输入到锁存信号生成电路70的行时钟信号STP由外部的控制部(图中未示出)生成。行时钟信号STP具有锁存信号生成电路72的个数乘以系统时钟信号GCLK周期的时间以上的周期。例如，当锁存时钟信号生成电路72有n个时，行时钟信号STP的周期为系统时钟信号GCLK周期的n倍以上。此时，行时钟信号STP为系统时钟信号GCLK的周期A的4倍时间与待机时间T之和，即具有4A+T的周期。行时钟信号STP在1周期内，与系统时钟信号GCLK同步，仅在1个时钟份的时间内为高电平。该行时钟信号STP被输入到初级锁存信号生成电路72所包含的D-FF74的输入端子D。

在时刻t0，锁存时钟信号STP为高电平，在下一个时刻t1，如果系统时钟信号GCLK为高电平，则由初级D-FF74的输出端子Q输出高电平的控制信号X0。在时刻t2，如果系统时钟信号GCLK为高电平，则由初级AND元件76输出高电平的锁存信号LCK0。第2级D-FF74由于接受来自初级D-FF74的控制信号X0，故在时刻t3，如果系统时钟信号GCLK为低电平，则由第2级D-FF74的输出端子Q输出高电平的控制信号X1。在时刻t4，如果系统时钟信号GCLK为高电平，则由第2级的AND元件76输出高电平的锁存信号LCK1。以下同样由第3级、第4级的锁存信号生成电路72输出控制信号及锁存信号。

由此，在行时钟信号STP的1个周期内，由从初级到末级的锁存信号生成电路72，与系统时钟信号GCLK同步，依次输出高电平的锁存信号LCK0，LCK1…。

如图7所示，串并行变换电路由多个触发器组90构成。各触发器组90由串行传输路Dn和相同数量的D-FF92构成。按时序系列发送来的数据Dn[0]～Dn[17](数据组[0，17])，分别被输入到各触发器组90所包含的D-FF92的输入端子D。在各触发器组90所包含的D-FF92的时钟端子C上，由锁存时钟生成电路70所包含的锁存信号生成电路72输出的锁存信号LCKn分别共同被输入到每个触发器组90。

因此，与系统时钟信号GCLK同步，在每次锁存信号LCK0、LCK1、…从初级向末级变化为高电平时，该时刻所输入的数据被保存到触发器组90。

在此，与系统时钟信号GCLK同步，通过输入串行数据Dn[0，17]，从而可与系统时钟信号GCLK同步、将数据Dn[0，17]依次保持及输出到各触发器组90。这样，串行数据被变换为并行数据。

在专利文献1中，有关于可以在短周期内读入数据、使相当于触发器组的电路或相当于锁存时钟生成电路的电路的规模减小、降低耗电的串并行变换电路的记载。

而且，在专利文献2中，有关于通过将锁存信号生成电路所包含的D-FF变换为单纯的门电路、以降低锁存时钟生成电路耗电的串并行变换电路的记载。

此外，在专利文献3中，有关于通过开关接受系统时钟信号的锁存信号生成电路的记载。通过控制该开关的开闭，从而仅以变成所希望电平的级的锁存信号生成电路即可有选择地提供系统时钟信号。因此，可降低锁存信号生成电路中的耗电。

〖专利文献1〗

特开平05-037400号公报

〖专利文献2〗

特开2000-195287号公报

〖专利文献1〗

特开2001-075543号公报

如上所述，现有的锁存时钟生成电路70包括多个D-FF74，与系统时钟信号GCLK同步动作。由于系统时钟信号GCLK为高频率，故在锁存时钟生成电路70中的耗电变大。在面向移动电话和数码照相机的LCD控制器所用的串并行变换电路中，省电化的必要性变高、锁存时钟生成电路中的耗电成为问题。

发明内容

本发明鉴于上述现有技术的问题，其目的在于，提供一种一边维持处理速度一边抑制耗电的锁存生成电路及串并行变换电路。

本发明是一种锁存时钟生成电路，其中包含多个接受以规定周期变化的系统时钟信号、以该系统时钟信号的整数倍周期输出锁存脉冲的锁存信号生成电路，该多个锁存信号生成电路串联连接；其特征在于，上述锁存信号生成电路包括：根据系统时钟信号输出锁存信号的门电路；和在保持由上述门电路输出的锁存信号的同时，作为对下一级锁存信号生成电路的门电路的控制信号及对本级门电路的反馈信号输出的同步电路；上述门电路接受控制信号和上述反馈信号，并根据上述控制信号和上述反馈信号的组合，输出使上述系统时钟信号的1个时钟份的脉冲反相的上述锁存信号。

在此，上述门电路最好输出使上述系统时钟信号的1个时钟份的脉冲反相的锁存脉冲。此外，最好将上述反馈信号和上述控制信号作为共同的信号。

具体为，上述门电路最好为包括：接受控制信号和反馈信号、并输出选通信号的EXNOR元件；和接受系统时钟信号与由上述EXNOR元件输出的选通信号、以系统时钟信号变化的定时输出锁存脉冲的NOR元件的电路。

并且，本发明是一种串并行变换电路，其中包括上述本发明中的锁存时钟生成电路，其特征在于，具备包括多个锁存电路的数据保持电路；所述锁存电路具有输入串行数据的输入端子，接受由多个锁存信号生成电路输出的任一锁存信号，并保持及输出由输入端子输入的上述串行数据。

在此，上述锁存电路最好以由锁存信号生成电路输出的锁存信号的下降沿的定时，保持由输入端子输入的上述串行数据。

而且，最好还具备：接受来自数据保持电路所包含的多个锁存电路的输出，与输出控制信号同步、统一输出这些输出的并行输出电路。

在此，输入到锁存电路的输入端子的上述串行数据，最好与系统时钟同步地更新。

根据本发明，与以往相比，可降低锁存时钟生成电路中的耗电。此外，还可降低串并行变换电路整体的耗电。

此外，根据本发明，通过采用门开闭电路，从而对于系统时钟信号可将锁存信号的输出错开半个周期，作为数据保持电路可使用锁存电路。因此，与现有的D-FF构成数据保持电路相比，可减少元件，故可减少耗电。

附图说明

图1是表示实施方式的串并行变换电路的构成框图。

图2是锁存时钟生成电路及锁存元件组的框图。

图3是锁存信号生成电路的电路图。

图4是实施方式中的时间图。

图5是实施方式的变形例中的锁存时钟信号生成电路的构成图。

图6是实施方式的变形例中的锁存信号生成电路的电路图。

图7是现有的串并行变换电路的构成框图。

图8是现有的锁存时钟生成电路的动作的时间图。

图中：10-串并行变换电路，20-锁存时钟生成电路，22-锁存信号生成电路，24-EXNOR元件，26-NOR元件(“或非”元件)，28-D触发器，30-锁存时钟生成电路，32-锁存信号生成电路，34-开关，40-锁存元件组，42-锁存元件，50-并行输出电路，70-锁存时钟生成电路，72-锁存信号生成电路，74-D触发器，76-AND元件，90-触发器组，92-D触发器。

具体实施方式

如图1所示，串并行变换电路10具有锁存生成电路20、锁存元件组40及并行输出电路50。本实施方式的串并变换电路10也与现有技术相同，接受按时间序列发送来的数据Dn[0，17]，变换为规定位数的并行数据后输出。

如图2所示，锁存时钟生成电路20具有连接了多个锁存信号生成电路22的构成。

如图3所示，各锁存信号生成电路22具有EXNOR元件24、NOR元件26及D-FF28。EXNOR元件24接受控制信号Xn-1或行时钟信号STP和来自D-FF28的输出信号Xn，并输出选通信号CKENBn。NOR元件26接受来自EXNOR元件24的选通信号CKENBn和来自外部的系统时钟信号GCLK，并输出锁存信号LCKn。NOR元件26输出的锁存信号LCKn输出至锁存元件组40。

锁存时钟信号STP被输入到D-FF28的输入端子D。由NOR元件26输出的锁存信号LCKn的反相信号被输入到D-FF28的时钟端子C。由D-FF28的输出端子Q输出控制信号Xn。控制信号Xn在作为控制信号X(n+1)-1被输入到下级锁存信号生成电路22的EXNOR元件24的同时，作为反馈信号被输入到本级的EXNOR元件24。

组合了EXNOR元件24和NOR元件26的电路，起作为控制锁存信号LCKn电平的门电路的作用。

EXNOR元件24在控制信号Xn-1和控制信号Xn为同电平时，从输出端子输出高电平选通信号CKENBn。NOR元件26在选通信号CKENBn为高电平时，与系统时钟信号GCLK的电平无关，输出低电平锁存信号LCKn。此时，D-FF28与行时钟信号STP电平无关，维持在此以前的控制信号Xn的输出电平，并从输出端子Q输出。

当控制信号Xn-1和控制信号Xn为不同的电平时，EXNOR元件24输出低电平选通信号CKENBn。NOR元件26在选通信号CKENBn为低电平时，将系统时钟信号GCLK的反相信号作为锁存信号LCKn输出。即，当系统时钟信号GCLK为高电平时，锁存信号LCKn为低电平；当系统时钟信号GCLK为低电平时，锁存信号LCKn为高电平。其后，D-FF28在锁存信号LCKn下降沿的定时内，从输出端子Q输出与行时钟信号STP相同电平的控制信号Xn。

下面，参照图4的时间图，对锁存时钟生成电路20的处理进行说明。

行时钟信号STP被输入到初级锁存信号生成电路22所包含的D-FF28的输入端子D。行时钟信号STP由外部的控制部(图中未示出)生成。如图4所示，行时钟信号STP具有锁存信号生成电路22的个数乘以系统时钟信号GCLK的周期的时间2倍以上的周期。例如，当有n个锁存信号生成电路22(或对应其的锁存元件组40)时，行时钟信号STP的周期为系统时钟信号GCLK的周期的2倍以上。在本实施方式中，由于设有4个锁存信号生成电路22，故行时钟信号STP具有系统时钟信号GLCK的周期A的4倍时间和待机时间T之和的2倍的周期，即2×(4A+T)的周期。该行时钟信号STP的前半周期为高电平，后半周期为低电平。

在时刻t0以前，行时钟信号STP为低电平。在时刻t0，与系统时钟信号GCLK为低电平的定时同步，行时钟信号STP变为高电平。此时，由于初级锁存信号生成电路22的EXNOR元件24所反馈的控制信号X0为低电平，故EXNOR元件24输出低电平的选通信号CKENB0。初级锁存信号生成电路22的NOR元件26接受该选通信号CKENB0，在系统时钟信号GCLK为低电平期间，将锁存信号LCK0置为高电平。

在时刻t1，系统时钟信号GCLK变化为高电平。与此同时，初级锁存信号LCK0变为低电平。在锁存信号LCK0变为低电平的定时内，初级锁存信号生成电路22的D-FF28锁存行时钟信号STP，并从输出端子Q输出高电平的控制信号X0。初级锁存信号生成电路22的EXNOR元件24接受反馈信号X0，并输出高电平的选通信号CKENB0。第2级的锁存信号生成电路22所包含的EXNOR元件24接受高电平的控制信号X0和低电平的控制信号X1，并输出低电平的选通信号CKENB1。第2级的锁存信号生成电路22所包含的NOR元件26接受该选通信号CKENB1，由于系统时钟信号GCLK为高电平，故将锁存信号LCK1维持为低电平。

在时刻t2，系统时钟信号GCLK变化为低电平。由于在初级锁存信号生成电路22中选通信号CKENB0为高电平，故锁存信号LCK0维持在低电平。另一方面，在第2级的锁存信号生成电路22中，选通信号CKENB1为低电平，故锁存信号LCK1为高电平。

在时刻t3，系统时钟信号GCLK变化为高电平。与此同时，第2级锁存信号LCK1变为低电平。在锁存信号LCK1变为低电平的定时内，第2级锁存信号生成电路22的D-FF28锁存行时钟信号STP，并从输出端子Q输出高电平的控制信号X1。第2级锁存信号生成电路22的EXNOR元件24接受反馈信号X1，输出高电平的选通信号CKENB1。第3级的锁存信号生成电路22所包含的EXNOR元件24接受高电平的控制信号X1和低电平的控制信号X2，输出低电平的选通信号CKENB2。

在时刻t3以后也进行同样的处理，由第3级以后的锁存信号生成电路22依次输出锁存信号LCKn。

在行时钟的半周期后的时刻th，与系统时钟信号GCLK为低电平的定时同步，行时钟信号STP变为低电平。

此时，由于初级锁存信号生成电路22的EXNOR元件24所反馈的控制信号X0为高电平，故EXNOR元件24输出低电平的选通信号CKENB0。初级NOR元件26接受该选通信号CKENB0，在系统时钟信号GCLK为低电平的期间，将锁存信号LCK0置为高电平。

这样，与行时钟信号STP的前半周期相同，由从初级到末级的各锁存信号生成电路22依次输出锁存脉冲。

根据本实施方式，通过将由各锁存信号生成电路22向下一级输出的控制信号Xn作为向本级门电路的反馈信号使用，从而通过由EXNOR元件24和NOR元件26组成的门电路的作用，在锁存信号LCKn变为高电平之后，在系统时钟信号GCLK的半周期后，可以不管行时钟信号STP而将锁存信号LCKn返回低电平。由此，可降低行时钟信号STP的频率，可降低整个电路的耗电。

此外，根据本实施方式，锁存信号LCKn维持在低电平的期间内，由于D-FF28不动作，故与以往相比，还可降低锁存时钟生成电路20的耗电。

各锁存元件组40由串行传输路和同数量的锁存元件42构成。按时间序列发送来的数据Dn[0]～Dn[17](数据组Dn[0，17])分别被输入到各锁存元件40所包含的锁存元件42的输入端子D。由锁存时钟生成电路20所包含的锁存信号生成电路22输出的锁存信号LCKn，分别按每个锁存元件组40共同被输入到各锁存元件组40所包含的锁存元件42的时钟端子C。锁存元件42的输出端子Q连接到并行输出电路50。

锁存元件42在输入到时钟端子C的锁存信号LCKn变化为低电平的定时内，保持并输出输入到输入端子D的数据。因此，与系统时钟信号GCLK同步，在每次锁存信号LCK0，LCK1…从初级向末级变化为低电平时，在该时刻输入的数据Dn[0，17]被保持到各锁存元件组40中。

在此，与系统时钟信号GCLK同步，通过输入串行数据Dn[0，17]，与系统时钟信号GCLK同步，从可将数据Dn[0，17]依次保持并输出到各锁存元件组40。这样，串行数据被变换为并行数据。

而且，图2中按时间序列发送来的数据Dn的数为18，但该数可适当变更。

如图4的时间图，末级的锁存信号生成电路22输出高电平的锁存信号LCK3后，并行输出电路从外部的控制部接受高电平并行输出信号LATCK。系统时钟信号STP的半周期后，以并行输出信号LATCK为低电平的定时，将保持在各锁存元件组40的各锁存元件42中的数据，一起输出到相对多个象素的显示驱动器。由此，串并行变换电路10与现有技术相同，接受按时间序列发送来的数据，并变换为规定位数的并行数据并输出。

根据本实施方式，作为数据保持电路，可使用以锁存信号LCKn为低电平的定时保持数据的锁存元件。这样的锁存元件与D-FF相比，可减小电路规模，同时由于可抑制元件数量，故可抑制耗电。

而且，根据本实施方式，由于相当于门电路的部分为由EXNOR元件和NOR元件26组成的简单构成，故锁存信号生成电路22的电路规模不太扩大。并且，作为数据保持电路，通过采用锁存元件42，从而作为串并行变换电路10全体，抑制电路规模即可比以往更抑制耗电。

另外，通过将本实施方式的锁存信号生成电路22所包含的EXNOR元件24代替为EXOR元件、将NOR元件代替为AND元件，从而可代替锁存元件而将D-FF作为数据保持电路使用。

<变形例>

在此之前，锁存信号从初级依次向末级输出，但对可从末级依次向初级输出的实施方式进行说明。

如图5所示，变形例中的锁存时钟生成电路30具有连接了多个锁存信号生成电路32的构成。如图6所示，各锁存信号生成电路32具备：开关34、EXNOR元件24、NOR元件26及D-FF28。开关34具备正向输入端子DIL及反向输入端子DIR，根据输入到开关端子LR的切换信号LR，切换这些输入端子的任意一方，并连接到输出端。

从前级将控制信号Xn-1输入到正向输入端子DIL，从后级将控制信号Xn+1输入到反向输入端子DIR。其中，行时钟信号STP的信号输入到初级的正向输入端子DIL和末级的反向输入端子DIR。指定锁存输出顺序的切换信号LR输入到开关端子LR。开关34的输出端连接到EXNOR元件24的输入端。EXNOR元件24以后的构成与已记载的实施方式相同。而且，输出端子Xn在连接到下级的正向输入端子DIL的同时，连接到前级的反相输入端子DIR。

开关34接受切换信号LR。切换信号LR如果为高电平，则连接正向输入端DIL和EXNOR元件24。切换信号LR如果为低电平，则连接反向输入端DIR和EXNOR元件24。这样，开关34将从一侧输入的控制信号输出到EXNOR元件24。由于EXNOR元件24以后的动作与记载在已记载的实施方式中的动作相同，故省略说明。但是，D-FF28的输出信号Xn输出到下级开关34的正向输入端子DIL和前级开关34的反向输入端子DIR。与此同时，作为反馈信号，被输出到包含该D-FF28的锁存信号生成电路32的EXNOR元件24。

锁存信号生成电路30通过控制切换信号LR，从而控制各锁存时钟生成电路32的锁存输出的顺序。在切换信号LR为高电平时，由于开关34连接正向输入端DIL和EXNOR元件24，故EXNOR元件24将前级的输出信号Xn-1或行时钟信号STP作为控制信号接受。因此，以向后级前进的顺序依次输出锁存信号。切换信号LR为电平时，由于开关34连接反向输入端DIR和EXNOR元件24，故EXNOR元件24将后级的输出信号Xn+1或行时钟信号STP作为控制信号接受。因此，以返回前级的顺序依次输出锁存信号。

根据本实施方式，通过将切换信号LR的信号置为高电平，从而可从初级锁存信号生成电路32向末级锁存信号生成电路32依次输出高电平的锁存信号LCKn，同时，通过将切换信号LR的信号置为低电平，从而可从末级锁存信号生成电路32向初级锁存信号生成电路32依次输出高电平的锁存信号LCKn。

Claims (6)

1.一种锁存信号生成电路，其中包含多个接受以规定周期变化的系统时钟信号，以该系统时钟信号的整数倍的周期输出锁存脉冲的锁存信号生成电路，该多个锁存信号生成电路串联连接，其特征在于，

所述锁存信号生成电路包括：

根据系统时钟信号输出锁存信号的门电路；和

输出同步电路，其在保持由所述门电路输出的锁存信号的同时，作为对下一级锁存信号生成电路的门电路的控制信号及对本级门电路的反馈信号输出；

所述门电路接受控制信号和所述反馈信号，并根据所述控制信号和所述反馈信号的组合，输出使所述系统时钟信号的1个时钟份的脉冲反相的所述锁存信号。

2.根据权利要求1所述的锁存信号生成电路，其特征在于，

所述门电路包括：

接受控制信号与反馈信号、并输出选通信号的EXNOR元件；和

接受系统时钟信号与由所述EXNOR元件输出的选通信号，以系统时钟信号变化的定时输出锁存脉冲的NOR元件。

3.根据权利要求1～2所述的锁存时钟生成电路，其特征在于，

所述反馈信号是所述控制信号。

4.一种串并行变换电路，其中包含权利要求1～2中任一项所述的锁存时钟生成电路，其特征在于，

具备包含多个锁存电路的数据保持电路，其中

所述锁存电路具备输入串行数据的输入端子，接受由多个锁存信号生成电路输出的任一锁存信号，并保持及输出由输入端子输入的所述串行数据。

5.根据权利要求4所述的串并行变换电路，其特征在于，

具备并行输出电路，其接受来自数据保持电路所包含的多个锁存电路的输出，与输出控制信号同步后统一输出这些输出。

6.根据权利要求4或5所述的串并行变换电路，其特征在于，

输入到锁存电路的输入端子的所述串行数据，与系统时钟同步后被更新。

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