JP2000195287A - シフトレジスタ及びシリアル／パラレル変換回路並びに通信用ｌｓｉ - Google Patents
シフトレジスタ及びシリアル／パラレル変換回路並びに通信用ｌｓｉInfo
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- JP2000195287A JP2000195287A JP10372056A JP37205698A JP2000195287A JP 2000195287 A JP2000195287 A JP 2000195287A JP 10372056 A JP10372056 A JP 10372056A JP 37205698 A JP37205698 A JP 37205698A JP 2000195287 A JP2000195287 A JP 2000195287A
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Abstract
(57)【要約】
【課題】 シフトレジスタの消費電力の低減化、及びチ
ップ占有面積の低減化を図ることにある。 【解決手段】 第１フリップフロップ回路（ＦＦ−２）
から第２フリップフロップ回路（ＦＦ−４）への同相転
送におけるミニマムディレイを保証するためのゲート回
路（１１，１２）を設けることにより、上記第１フリッ
プフロップ回路と上記第２フリップフロップ回路との間
において、それらに供給されるクロック信号とは位相の
異なるクロック信号に基づいて動作するフリップフロッ
プ回路の配置が不要とされ、それにより、シフトレジス
タの消費電力の低減化、及びチップ占有面積の低減化が
達成される。
ップ占有面積の低減化を図ることにある。 【解決手段】 第１フリップフロップ回路（ＦＦ−２）
から第２フリップフロップ回路（ＦＦ−４）への同相転
送におけるミニマムディレイを保証するためのゲート回
路（１１，１２）を設けることにより、上記第１フリッ
プフロップ回路と上記第２フリップフロップ回路との間
において、それらに供給されるクロック信号とは位相の
異なるクロック信号に基づいて動作するフリップフロッ
プ回路の配置が不要とされ、それにより、シフトレジス
タの消費電力の低減化、及びチップ占有面積の低減化が
達成される。
Description
【０００１】
【発明の属する技術分野】本発明は、信号伝達技術に関
し、例えばファイバチャネル用送受信ＬＳＩに適用して
有効な技術に関する。
し、例えばファイバチャネル用送受信ＬＳＩに適用して
有効な技術に関する。
【０００２】
【従来の技術】通信用ＬＳＩの一例としてファイバチャ
ネル用送受信ＬＳＩの構成例が示される。このファイバ
チャネル用送受信ＬＳＩは、ファイバチャネルの物理レ
イヤ機能をマクロ化したもので、受信系と送信系とを含
む。ここで、受信系は、シリアル／パラレル（Ｓ／Ｐ）
変換回路、制御回路、受信側ＰＬＬ（フェイズ・ロック
ド・ループ）、セレクタ（ＳＥＬ）、受信アンプ、及び
バッファ等を含んで成る。上記シリアル／パラレル変換
回路は、シリアルデータをパラレルデータに変換するも
ので、入力されたクロック信号に基づいてデータをシフ
トするシフトレジスタが配置されて成る。シフトレジス
タは、データをシフトするための複数個のフリップフロ
ップ回路が結合されて成る。
ネル用送受信ＬＳＩの構成例が示される。このファイバ
チャネル用送受信ＬＳＩは、ファイバチャネルの物理レ
イヤ機能をマクロ化したもので、受信系と送信系とを含
む。ここで、受信系は、シリアル／パラレル（Ｓ／Ｐ）
変換回路、制御回路、受信側ＰＬＬ（フェイズ・ロック
ド・ループ）、セレクタ（ＳＥＬ）、受信アンプ、及び
バッファ等を含んで成る。上記シリアル／パラレル変換
回路は、シリアルデータをパラレルデータに変換するも
ので、入力されたクロック信号に基づいてデータをシフ
トするシフトレジスタが配置されて成る。シフトレジス
タは、データをシフトするための複数個のフリップフロ
ップ回路が結合されて成る。
【０００３】尚、ファイバチャネル用送受信ＬＳＩにつ
いて記載された文献の例としては、平成６年６月１日に
ＡＮＳＩ（Ａｍｅｒｉｃａｎ Ｎａｔｉｏｎａｌ Ｓｔ
ａｎｄａｒｄ Ｃｏｍｍｉｔｔｅｅ）から発行された
「ＦＣ−ＰＨ ＲＥＶ ４．３」がある。
いて記載された文献の例としては、平成６年６月１日に
ＡＮＳＩ（Ａｍｅｒｉｃａｎ Ｎａｔｉｏｎａｌ Ｓｔ
ａｎｄａｒｄ Ｃｏｍｍｉｔｔｅｅ）から発行された
「ＦＣ−ＰＨ ＲＥＶ ４．３」がある。
【０００４】
【発明が解決しようとする課題】図３には、本発明にか
かるシリアル／パラレル変換回路の比較対照とされる回
路が示され、図４には、図３における主要部の動作タイ
ミングが示される。
かるシリアル／パラレル変換回路の比較対照とされる回
路が示され、図４には、図３における主要部の動作タイ
ミングが示される。
【０００５】図３に示されるシリアル／パラレル変換回
路は、１：２のシリアル／パラレル変換回路であり、１
０６２．５ＭＨｚの入力クロック信号をフリップフロッ
プ回路ＦＦ−１２において２分周して得た５３１．２５
ＭＨｚの２相クロック信号（奇数クロック信号ＯＤＣ
Ｋ、偶数クロック信号ＥＶＣＫ）が用いられる。
路は、１：２のシリアル／パラレル変換回路であり、１
０６２．５ＭＨｚの入力クロック信号をフリップフロッ
プ回路ＦＦ−１２において２分周して得た５３１．２５
ＭＨｚの２相クロック信号（奇数クロック信号ＯＤＣ
Ｋ、偶数クロック信号ＥＶＣＫ）が用いられる。
【０００６】受信シリアルデータＳＤＴは、入力初段の
フリップフロップ回路ＦＦ−１を介してシフトレジスタ
３１，３２へ伝達される。シフトレジスタ３１は、５個
のフリップフロップ回路ＦＦ−２〜ＦＦ−６が直列接続
されて成る。このうち、フリップフロップ回路ＦＦ−
２，ＦＦ−４，ＦＦ−６のクロック入力端子ＣＫには奇
数クロック信号ＯＤＣＫが伝達され、フリップフロップ
回路ＦＦ−３，ＦＦ−５のクロック入力端子ＣＫには偶
数クロック信号ＥＶＣＫが伝達される。シフトレジスタ
３２は、４個のフリップフロップ回路ＦＦ−７〜ＦＦ−
１０が直列接続されて成る。このうち、フリップフロッ
プ回路ＦＦ−８，ＦＦ−１０のクロック入力端子ＣＫに
は奇数クロック信号ＯＤＣＫが伝達され、フリップフロ
ップ回路ＦＦ−７，ＦＦ−９のクロック入力端子ＣＫに
は偶数クロック信号ＥＶＣＫが伝達される。このように
奇数クロック信号ＯＤＣＫで動作されるフリップフロッ
プ回路と、偶数クロック信号ＥＶＣＫで動作されるフリ
ップフロップ回路とが交互に配置されることで、入力デ
ータを的確に次段にシフトすることができるようになっ
ている。
フリップフロップ回路ＦＦ−１を介してシフトレジスタ
３１，３２へ伝達される。シフトレジスタ３１は、５個
のフリップフロップ回路ＦＦ−２〜ＦＦ−６が直列接続
されて成る。このうち、フリップフロップ回路ＦＦ−
２，ＦＦ−４，ＦＦ−６のクロック入力端子ＣＫには奇
数クロック信号ＯＤＣＫが伝達され、フリップフロップ
回路ＦＦ−３，ＦＦ−５のクロック入力端子ＣＫには偶
数クロック信号ＥＶＣＫが伝達される。シフトレジスタ
３２は、４個のフリップフロップ回路ＦＦ−７〜ＦＦ−
１０が直列接続されて成る。このうち、フリップフロッ
プ回路ＦＦ−８，ＦＦ−１０のクロック入力端子ＣＫに
は奇数クロック信号ＯＤＣＫが伝達され、フリップフロ
ップ回路ＦＦ−７，ＦＦ−９のクロック入力端子ＣＫに
は偶数クロック信号ＥＶＣＫが伝達される。このように
奇数クロック信号ＯＤＣＫで動作されるフリップフロッ
プ回路と、偶数クロック信号ＥＶＣＫで動作されるフリ
ップフロップ回路とが交互に配置されることで、入力デ
ータを的確に次段にシフトすることができるようになっ
ている。
【０００７】シフトレジスタ３１の後段にはセレクタ１
９が配置され、シフトレジスタ３２の後段にはセレクタ
２０が配置される。セレクタ１９は、入力端子Ｓ１，Ｓ
２を有し、入力端子Ｓ１，Ｓ２への入力信号を、コード
検出器（Ａ）５９、及びコード検出器（Ｂ）７１の出力
信号に基づいて選択的に後段のフリップフロップ回路Ｆ
Ｆ−１３へ伝達する。同様に、セレクタ２０は、入力端
子Ｓ１，Ｓ２を有し、入力端子Ｓ１，Ｓ２への入力信号
を、コード検出器（Ａ）５９、及びコード検出器（Ｂ）
７１の出力信号に基づいて選択的に後段のフリップフロ
ップ回路ＦＦ−１４へ伝達する。コード検出器５９，７
１は、フリップフロップ回路ＦＦ−１３から出力される
送信データＡとフリップフロップ回路ＦＦ−１４から出
力される送信データＢとのバイトアラインを行うため
に、バイトデータの先頭ビットがシフトレジスタ３１側
に含まれるか、あるいはシフトレジスタ３２側に含まれ
るかを選択する必要がある。
９が配置され、シフトレジスタ３２の後段にはセレクタ
２０が配置される。セレクタ１９は、入力端子Ｓ１，Ｓ
２を有し、入力端子Ｓ１，Ｓ２への入力信号を、コード
検出器（Ａ）５９、及びコード検出器（Ｂ）７１の出力
信号に基づいて選択的に後段のフリップフロップ回路Ｆ
Ｆ−１３へ伝達する。同様に、セレクタ２０は、入力端
子Ｓ１，Ｓ２を有し、入力端子Ｓ１，Ｓ２への入力信号
を、コード検出器（Ａ）５９、及びコード検出器（Ｂ）
７１の出力信号に基づいて選択的に後段のフリップフロ
ップ回路ＦＦ−１４へ伝達する。コード検出器５９，７
１は、フリップフロップ回路ＦＦ−１３から出力される
送信データＡとフリップフロップ回路ＦＦ−１４から出
力される送信データＢとのバイトアラインを行うため
に、バイトデータの先頭ビットがシフトレジスタ３１側
に含まれるか、あるいはシフトレジスタ３２側に含まれ
るかを選択する必要がある。
【０００８】本回路では、シリアルデータＳＤＴに含ま
れるヘッダコード（Ｈ，Ｋで示される）を検出すること
によって、この選択を行うようにしている。コード検出
器５９は、ノードＶ３，Ｖ６のコード照合を行う。一
方、コード検出器７１は、ノードＶ２，Ｖ６のコード照
合を行う。もし、シフトレジスタ３１にヘッダコード
Ｈ，Ｋが含まれていれば、それはコード検出器５９で検
出され、セレクト信号ＳＥＬＡがハイレベルにアサート
される。これにより、ノードＶ４のデータがセレクタ１
９を介して後段のフリップフロップ回路ＦＦ−１３に伝
達され、ノードＶ７のデータがセレクタ２０を介して後
段のフリップフロップ回路ＦＦ−１４に伝達される。図
４のタイミングは、シフトレジスタ３１にヘッダコード
が含まれている場合であり、セレクタ１９，２０の経路
選択により、送信データＡは、ヘッダコードＨと、それ
に続くデータ“０”“０”“１”とされ、送信データＢ
はヘッダコードＫとそれに続くデータ“１”“０”
“０”とされる。つまり、パラレルデータとして出力さ
れる。また、シフトレジスタ３２にヘッダコードが含ま
れていれば、それはコード検出器７１で検出され、セレ
クト信号ＳＥＬＢがハイレベルにアサートされる。これ
により、ノードＶ７のデータはセレクタ１９を介して後
段のフリップフロップ回路ＦＦ−１３に伝達され、ノー
ドＶ３のデータがセレクタ２０を介して後段のフリップ
フロップ回路ＦＦ−１４に伝達される。
れるヘッダコード（Ｈ，Ｋで示される）を検出すること
によって、この選択を行うようにしている。コード検出
器５９は、ノードＶ３，Ｖ６のコード照合を行う。一
方、コード検出器７１は、ノードＶ２，Ｖ６のコード照
合を行う。もし、シフトレジスタ３１にヘッダコード
Ｈ，Ｋが含まれていれば、それはコード検出器５９で検
出され、セレクト信号ＳＥＬＡがハイレベルにアサート
される。これにより、ノードＶ４のデータがセレクタ１
９を介して後段のフリップフロップ回路ＦＦ−１３に伝
達され、ノードＶ７のデータがセレクタ２０を介して後
段のフリップフロップ回路ＦＦ−１４に伝達される。図
４のタイミングは、シフトレジスタ３１にヘッダコード
が含まれている場合であり、セレクタ１９，２０の経路
選択により、送信データＡは、ヘッダコードＨと、それ
に続くデータ“０”“０”“１”とされ、送信データＢ
はヘッダコードＫとそれに続くデータ“１”“０”
“０”とされる。つまり、パラレルデータとして出力さ
れる。また、シフトレジスタ３２にヘッダコードが含ま
れていれば、それはコード検出器７１で検出され、セレ
クト信号ＳＥＬＢがハイレベルにアサートされる。これ
により、ノードＶ７のデータはセレクタ１９を介して後
段のフリップフロップ回路ＦＦ−１３に伝達され、ノー
ドＶ３のデータがセレクタ２０を介して後段のフリップ
フロップ回路ＦＦ−１４に伝達される。
【０００９】上記シリアル／パラレル変換回路について
本願発明者が検討したところ、それに含まれるシフトレ
ジスタ３１，３２においてフリップフロップ回路（ＦＦ
−２〜ＦＦ６，ＦＦ−７〜ＦＦ−１０）の段数が多いた
め、特にクロック周波数が１ＧＨｚを越えるような高周
波動作の場合には消費電力が不所望に多くなってしまう
ことや、上記のようにフリップフロップ回路の段数が多
くなることで、シフトレジスタのチップ占有面積が大き
くなることが見いだされた。
本願発明者が検討したところ、それに含まれるシフトレ
ジスタ３１，３２においてフリップフロップ回路（ＦＦ
−２〜ＦＦ６，ＦＦ−７〜ＦＦ−１０）の段数が多いた
め、特にクロック周波数が１ＧＨｚを越えるような高周
波動作の場合には消費電力が不所望に多くなってしまう
ことや、上記のようにフリップフロップ回路の段数が多
くなることで、シフトレジスタのチップ占有面積が大き
くなることが見いだされた。
【００１０】本発明の目的は、シフトレジスタの消費電
力の低減化を図ることにある。
力の低減化を図ることにある。
【００１１】また、本発明の別の目的は、シフトレジス
タのチップ占有面積の低減化を図るための技術を提供す
ることにある。
タのチップ占有面積の低減化を図るための技術を提供す
ることにある。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１３】すなわち、入力されたデータをクロック信
号に基づいて後段回路に出力する第１フリップフロップ
回路（ＦＦ−２，ＦＦ−４，ＦＦ−８）と、上記第１フ
リップフロップ回路の後段に配置され、上記第１フリッ
プフロップ回路から伝達されたデータを上記クロック信
号に基づいて後段回路に出力する第２フリップフロップ
回路（ＦＦ−４，ＦＦ−６，ＦＦ−１０）と、上記第１
フリップフロップ回路から上記第２フリップフロップ回
路への信号伝達経路に設けられ、上記第１フリップフロ
ップ回路から上記第２フリップフロップ回路への同相転
送におけるミニマムディレイを保証するためのゲート回
路（１１，１２、１３，１４、１５，１６）とを含んで
シフトレジスタを構成する。
号に基づいて後段回路に出力する第１フリップフロップ
回路（ＦＦ−２，ＦＦ−４，ＦＦ−８）と、上記第１フ
リップフロップ回路の後段に配置され、上記第１フリッ
プフロップ回路から伝達されたデータを上記クロック信
号に基づいて後段回路に出力する第２フリップフロップ
回路（ＦＦ−４，ＦＦ−６，ＦＦ−１０）と、上記第１
フリップフロップ回路から上記第２フリップフロップ回
路への信号伝達経路に設けられ、上記第１フリップフロ
ップ回路から上記第２フリップフロップ回路への同相転
送におけるミニマムディレイを保証するためのゲート回
路（１１，１２、１３，１４、１５，１６）とを含んで
シフトレジスタを構成する。
【００１４】上記した手段によれば、上記ゲート回路
は、上記第１フリップフロップ回路から上記第２フリッ
プフロップ回路への同相転送におけるミニマムディレイ
を保証する。このことが、上記第１フリップフロップ回
路と上記第２フリップフロップ回路との間において、そ
れらに供給されるクロック信号とは位相の異なるクロッ
ク信号に基づいて動作するフリップフロップ回路の配置
を不要とし、シフトレジスタの消費電力の低減化、及び
シフトレジスタのチップ占有面積の低減化を達成する。
は、上記第１フリップフロップ回路から上記第２フリッ
プフロップ回路への同相転送におけるミニマムディレイ
を保証する。このことが、上記第１フリップフロップ回
路と上記第２フリップフロップ回路との間において、そ
れらに供給されるクロック信号とは位相の異なるクロッ
ク信号に基づいて動作するフリップフロップ回路の配置
を不要とし、シフトレジスタの消費電力の低減化、及び
シフトレジスタのチップ占有面積の低減化を達成する。
【００１５】また、入力されたクロック信号に同期して
シリアルデータを取り込む第３フリップフロップ回路
（ＦＦ−１）と、上記入力されたクロック信号を分周す
る分周回路（ＦＦ−１２）と、上記分周回路からの分周
出力信号に基づいて、上記第３フリップフロップ回路の
出力信号を取り込んでシフトする第１シフトレジスタ
と、上記分周回路からの分周出力信号に基づいて、上記
第３フリップフロップ回路の出力信号を取り込んでシフ
トする第２シフトレジスタとを含んでシリアル／パラレ
ル変換回路が構成されるとき、上記第１シフトレジスタ
及び上記第２シフトレジスタには、上記構成のシフトレ
ジスタを適用することができる。
シリアルデータを取り込む第３フリップフロップ回路
（ＦＦ−１）と、上記入力されたクロック信号を分周す
る分周回路（ＦＦ−１２）と、上記分周回路からの分周
出力信号に基づいて、上記第３フリップフロップ回路の
出力信号を取り込んでシフトする第１シフトレジスタ
と、上記分周回路からの分周出力信号に基づいて、上記
第３フリップフロップ回路の出力信号を取り込んでシフ
トする第２シフトレジスタとを含んでシリアル／パラレ
ル変換回路が構成されるとき、上記第１シフトレジスタ
及び上記第２シフトレジスタには、上記構成のシフトレ
ジスタを適用することができる。
【００１６】さらに、上記第２シフトレジスタは、入力
初段として、上記第３フリップフロップの出力信号を、
上記第１シフトレジスタに供給されるクロック信号とは
位相の異なるクロック信号で取り込むための第４フリッ
プフロップ回路（ＦＦ−７）を含んで構成することがで
きる。
初段として、上記第３フリップフロップの出力信号を、
上記第１シフトレジスタに供給されるクロック信号とは
位相の異なるクロック信号で取り込むための第４フリッ
プフロップ回路（ＦＦ−７）を含んで構成することがで
きる。
【００１７】そして、そのようなシリアル／パラレル変
換回路を含んで通信用ＬＳＩを構成することができる。
換回路を含んで通信用ＬＳＩを構成することができる。
【００１８】
【発明の実施の形態】図６には本発明にかかる通信用Ｌ
ＳＩの一例であるファイバチャネル用送受信ＬＳＩの構
成例が示される。
ＳＩの一例であるファイバチャネル用送受信ＬＳＩの構
成例が示される。
【００１９】図６に示されるファイバチャネル用送受信
ＬＳＩ６２は、特に制限されないが、シリアルデータ転
送レート５３１．２５Ｍｂ／Ｓ及び１．０６２５Ｇｂ／
Ｓに適合したファイバチャネルの物理レイヤ機能をマク
ロ化したもので、受信系ＲＸと送信系ＴＸとを含んで成
る。
ＬＳＩ６２は、特に制限されないが、シリアルデータ転
送レート５３１．２５Ｍｂ／Ｓ及び１．０６２５Ｇｂ／
Ｓに適合したファイバチャネルの物理レイヤ機能をマク
ロ化したもので、受信系ＲＸと送信系ＴＸとを含んで成
る。
【００２０】受信系ＲＸは、シリアル／パラレル（Ｓ／
Ｐ）変換回路６２１、制御回路６２５、受信側ＰＬＬ
（フェイズ・ロックド・ループ）６２４、セレクタ（Ｓ
ＥＬ）６２６、受信アンプ６２７、及びバッファ６２
９，６３０を含んで成る。
Ｐ）変換回路６２１、制御回路６２５、受信側ＰＬＬ
（フェイズ・ロックド・ループ）６２４、セレクタ（Ｓ
ＥＬ）６２６、受信アンプ６２７、及びバッファ６２
９，６３０を含んで成る。
【００２１】受信アンプ６２７を介して受信シリアルデ
ータが取り込まれ、それがセレクタ６２６を介して受信
側ＰＬＬ６２４に入力される。受信側ＰＬＬ６２４で
は、１ビットのシリアルデータに同期したクロック信号
ＳＣＫを生成する。このクロック信号ＳＣＫはシリアル
／パラレル変換回路６２１に入力される。
ータが取り込まれ、それがセレクタ６２６を介して受信
側ＰＬＬ６２４に入力される。受信側ＰＬＬ６２４で
は、１ビットのシリアルデータに同期したクロック信号
ＳＣＫを生成する。このクロック信号ＳＣＫはシリアル
／パラレル変換回路６２１に入力される。
【００２２】シリアル／パラレル変換回路６２１は、ク
ロック信号ＳＣＫに基づいて、シリアルデータをパラレ
ルデータＲに変換する機能を有する。シリアルデータを
パラレルデータに変換するタイミング（バイトアライ
ン）は、所定のヘッダコードが検出されたときとされ
る。また、ヘッダコードが検出されたときには、ＣＯＭ
ＭＡが検出されたときには、変換したパラレルデータＲ
と同一タイミングでＣＯＭＭＡ検出信号ＣＯＭＤＥＴを
上位レイヤユーザ論理６１に出力する。また、２相クロ
ックＲＢＣや受信バイトクロックＭＯＮＢＣＬＫが上位
レイヤユーザ論理６１に出力される。
ロック信号ＳＣＫに基づいて、シリアルデータをパラレ
ルデータＲに変換する機能を有する。シリアルデータを
パラレルデータに変換するタイミング（バイトアライ
ン）は、所定のヘッダコードが検出されたときとされ
る。また、ヘッダコードが検出されたときには、ＣＯＭ
ＭＡが検出されたときには、変換したパラレルデータＲ
と同一タイミングでＣＯＭＭＡ検出信号ＣＯＭＤＥＴを
上位レイヤユーザ論理６１に出力する。また、２相クロ
ックＲＢＣや受信バイトクロックＭＯＮＢＣＬＫが上位
レイヤユーザ論理６１に出力される。
【００２３】受信側ＰＬＬ６２４の動作制御は制御回路
６２５によって行われる。例えば上位レイヤユーザ論理
６１からバッファ６３０を介して入力されるリセット信
号ＬＣＫＲＥＦがアサートされた場合、あるいは送信信
号又は受信信号にリセットを指示する所定のコードが含
まれていた場合などに受信側ＰＬＬ６２４をリセットす
る。また、上位レイヤユーザ論理６１からループバック
モード選択信号ＥＷＲＡＰを取り込むためのバッファ６
２９が設けられ、入力されたループバックモード選択信
号ＥＷＲＡＰによってセレクタ６２６の選択状態が制御
されるようになっている。
６２５によって行われる。例えば上位レイヤユーザ論理
６１からバッファ６３０を介して入力されるリセット信
号ＬＣＫＲＥＦがアサートされた場合、あるいは送信信
号又は受信信号にリセットを指示する所定のコードが含
まれていた場合などに受信側ＰＬＬ６２４をリセットす
る。また、上位レイヤユーザ論理６１からループバック
モード選択信号ＥＷＲＡＰを取り込むためのバッファ６
２９が設けられ、入力されたループバックモード選択信
号ＥＷＲＡＰによってセレクタ６２６の選択状態が制御
されるようになっている。
【００２４】送信系ＴＸは、バッファ６３２、フリップ
フロップ６３１、送信側ＰＬＬ６２２、パラレル／シリ
アル（Ｐ／Ｓ）変換回路６２３、及び送信アンプ６２８
などを含んで成る。
フロップ６３１、送信側ＰＬＬ６２２、パラレル／シリ
アル（Ｐ／Ｓ）変換回路６２３、及び送信アンプ６２８
などを含んで成る。
【００２５】バッファ６３２を介してシステムクロック
信号が取り込まれ、このシステムクロック信号に同期し
て、フリップフロップ６３１により送信パラレルデータ
ＴＸＤの取り込みが行われる。送信側ＰＬＬ６２２で
は、上記システムクロック信号が逓倍されて送信クロッ
クＴＸＣが形成される。パラレル／シリアル回路６２３
は、上記送信クロックＴＸＣに基づいて、パラレルデー
タを送信シリアルデータに変換する。この送信シリアル
データは、後段の送信アンプ６２８を介して外部出力さ
れる。
信号が取り込まれ、このシステムクロック信号に同期し
て、フリップフロップ６３１により送信パラレルデータ
ＴＸＤの取り込みが行われる。送信側ＰＬＬ６２２で
は、上記システムクロック信号が逓倍されて送信クロッ
クＴＸＣが形成される。パラレル／シリアル回路６２３
は、上記送信クロックＴＸＣに基づいて、パラレルデー
タを送信シリアルデータに変換する。この送信シリアル
データは、後段の送信アンプ６２８を介して外部出力さ
れる。
【００２６】図１には上記シリアル／パラレル変換回路
６２１の構成例が示され、図２にはそれの主要部におけ
る動作タイミングが示される。
６２１の構成例が示され、図２にはそれの主要部におけ
る動作タイミングが示される。
【００２７】図１に示されるシリアル／パラレル変換回
路は、１：２のシリアル／パラレル変換回路であり、１
０６２．５ＭＨｚの入力クロック信号をフリップフロッ
プ回路ＦＦ−１２において２分周して得た５３１．２５
ＭＨｚの２相クロック信号（奇数クロック信号ＯＤＣ
Ｋ、偶数クロック信号ＥＶＣＫ）が用いられる。
路は、１：２のシリアル／パラレル変換回路であり、１
０６２．５ＭＨｚの入力クロック信号をフリップフロッ
プ回路ＦＦ−１２において２分周して得た５３１．２５
ＭＨｚの２相クロック信号（奇数クロック信号ＯＤＣ
Ｋ、偶数クロック信号ＥＶＣＫ）が用いられる。
【００２８】尚、図１において、図５に示されるのと同
一機能を有するものには同一符号が付されている。
一機能を有するものには同一符号が付されている。
【００２９】図１に示されるシリアル／パラレル変換回
路６２１が、図３に示される構成と大きく相違するの
は、第１フリップフロップ回路から上記第２フリップフ
ロップ回路への同相転送におけるミニマムディレイを保
証するためのゲート回路が設けられることにより、シフ
トレジスタを構成するフリップフロップ回路の数が低減
されている点である。
路６２１が、図３に示される構成と大きく相違するの
は、第１フリップフロップ回路から上記第２フリップフ
ロップ回路への同相転送におけるミニマムディレイを保
証するためのゲート回路が設けられることにより、シフ
トレジスタを構成するフリップフロップ回路の数が低減
されている点である。
【００３０】すなわち、図１に示される回路では、図５
に示されるフリップフロップ回路ＦＦ−３，ＦＦ−５，
ＦＦ−９が省略され、それに代えてインバータ１１，１
２、インバータ１３，１４、インバータ１５，１６が設
けられている。インバータ１１，１２、インバータ１
３，１４、インバータ１５，１６は、それぞれフリップ
フロップ回路間の同相転送におけるミニマムディレイを
保証するためのゲート回路として設けられている。
に示されるフリップフロップ回路ＦＦ−３，ＦＦ−５，
ＦＦ−９が省略され、それに代えてインバータ１１，１
２、インバータ１３，１４、インバータ１５，１６が設
けられている。インバータ１１，１２、インバータ１
３，１４、インバータ１５，１６は、それぞれフリップ
フロップ回路間の同相転送におけるミニマムディレイを
保証するためのゲート回路として設けられている。
【００３１】例えば第１シフトレジスタ３１において
は、フリップフロップ回路ＦＦ−２，ＦＦ−４間に、イ
ンバータ１１，１２が設けられ、フリップフロップ回路
ＦＦ−２の出力信号が上記インバータ１１，１２で若干
遅延されてから、後段のフリップフロップ回路ＦＦ４に
伝達される。同様に、フリップフロップ回路ＦＦ−４，
ＦＦ−５間には、インバータ１３，１４が設けられ、フ
リップフロップ回路ＦＦ−４の出力信号が上記インバー
タ１３，１４で若干遅延されてから、後段のフリップフ
ロップ回路ＦＦ６に伝達される。上記インバータ１２及
び１４の出力ノードは、それぞれＶ２，Ｖ３で示され
る。
は、フリップフロップ回路ＦＦ−２，ＦＦ−４間に、イ
ンバータ１１，１２が設けられ、フリップフロップ回路
ＦＦ−２の出力信号が上記インバータ１１，１２で若干
遅延されてから、後段のフリップフロップ回路ＦＦ４に
伝達される。同様に、フリップフロップ回路ＦＦ−４，
ＦＦ−５間には、インバータ１３，１４が設けられ、フ
リップフロップ回路ＦＦ−４の出力信号が上記インバー
タ１３，１４で若干遅延されてから、後段のフリップフ
ロップ回路ＦＦ６に伝達される。上記インバータ１２及
び１４の出力ノードは、それぞれＶ２，Ｖ３で示され
る。
【００３２】そして、第２シフトレジスタ３２において
は、フリップフロップ回路ＦＦ−８，ＦＦ−１０間に、
インバータ１５，１６が設けられ、フリップフロップ回
路ＦＦ−８の出力信号が上記インバータ１５，１６で若
干遅延されてから、後段のフリップフロップ回路ＦＦ１
０に伝達される。上記インバータ１６の出力ノードはＶ
６で示される。
は、フリップフロップ回路ＦＦ−８，ＦＦ−１０間に、
インバータ１５，１６が設けられ、フリップフロップ回
路ＦＦ−８の出力信号が上記インバータ１５，１６で若
干遅延されてから、後段のフリップフロップ回路ＦＦ１
０に伝達される。上記インバータ１６の出力ノードはＶ
６で示される。
【００３３】図２には、図１に示される回路における主
要部の動作タイミングが示される。シフトレジスタ３１
において、偶数クロック信号ＥＶＣＫで動作されるフリ
ップフロップ回路（図５におけるＦＦ−３，ＦＦ−５に
相当）が省略されているにもかかわらず、インバータ１
１，１２及びインバータ１３，１４が配置されて、同相
転送におけるミニマムディレイが保証されることによ
り、図５に示される回路構成の場合と同様にデータのシ
フトを行うことができる。同様に、シフトレジスタ３２
において偶数クロック信号ＥＶＣＫで動作されるフリッ
プフロップ回路（図５におけるフリップフロップ回路Ｆ
Ｆ−９に相当）が省略されているにもかかわらず、イン
バータ１５，１６が配置され、同相転送におけるミニマ
ムディレイが保証されるため、図５に示される回路構成
の場合と同様にデータのシフトを行うことができる。
要部の動作タイミングが示される。シフトレジスタ３１
において、偶数クロック信号ＥＶＣＫで動作されるフリ
ップフロップ回路（図５におけるＦＦ−３，ＦＦ−５に
相当）が省略されているにもかかわらず、インバータ１
１，１２及びインバータ１３，１４が配置されて、同相
転送におけるミニマムディレイが保証されることによ
り、図５に示される回路構成の場合と同様にデータのシ
フトを行うことができる。同様に、シフトレジスタ３２
において偶数クロック信号ＥＶＣＫで動作されるフリッ
プフロップ回路（図５におけるフリップフロップ回路Ｆ
Ｆ−９に相当）が省略されているにもかかわらず、イン
バータ１５，１６が配置され、同相転送におけるミニマ
ムディレイが保証されるため、図５に示される回路構成
の場合と同様にデータのシフトを行うことができる。
【００３４】図６には、図１や図３に示されるフリップ
フロップ回路の構成例が示される。
フロップ回路の構成例が示される。
【００３５】図６に示されるように、１個のフリップフ
ロップ回路は、インバータ５１、オアゲート５２，５
３、ナンドゲート５４，５５、アンドゲート５６，５
７、ノアゲート５８，５９が結合されて成る。データ端
子Ｄは、オアゲート５２の入力端子やインバータ５１の
入力端子に結合される。クロック端子ＣＫは、オアゲー
ト５２，５３の他方の入力端子や、アンドゲート５６，
５７の一方の端子に結合される。ノアゲート５８の出力
端子からこのフリップフロップ回路の出力端子Ｑが引き
だされる。しかし、このようなフリップフロップ回路
は、インバータ２個の直列回路に比べると、構成素子数
が多く、消費電流も多いし、レイアウト面積も大きくな
る。このため、図５に示されるフリップフロップ回路Ｆ
Ｆ−３，ＦＦ−５，ＦＦ−９が省略され、それに代えて
インバータ１１，１２、インバータ１３，１４、インバ
ータ１５，１６が設けられることは、シフトレジスタに
おける素子数の大幅な低減化を可能とし、それによりシ
フトレジスタの消費電力の低減化、及びチップ占有面積
の低減化を達成することができる。
ロップ回路は、インバータ５１、オアゲート５２，５
３、ナンドゲート５４，５５、アンドゲート５６，５
７、ノアゲート５８，５９が結合されて成る。データ端
子Ｄは、オアゲート５２の入力端子やインバータ５１の
入力端子に結合される。クロック端子ＣＫは、オアゲー
ト５２，５３の他方の入力端子や、アンドゲート５６，
５７の一方の端子に結合される。ノアゲート５８の出力
端子からこのフリップフロップ回路の出力端子Ｑが引き
だされる。しかし、このようなフリップフロップ回路
は、インバータ２個の直列回路に比べると、構成素子数
が多く、消費電流も多いし、レイアウト面積も大きくな
る。このため、図５に示されるフリップフロップ回路Ｆ
Ｆ−３，ＦＦ−５，ＦＦ−９が省略され、それに代えて
インバータ１１，１２、インバータ１３，１４、インバ
ータ１５，１６が設けられることは、シフトレジスタに
おける素子数の大幅な低減化を可能とし、それによりシ
フトレジスタの消費電力の低減化、及びチップ占有面積
の低減化を達成することができる。
【００３６】上記した例によれば、以下の作用効果を得
ることができる。
ることができる。
【００３７】（１）特に高周波クロック信号に基づいて
高速動作するシフトレジスタの場合には、シフトレジス
タを構成する複数のフリップフロップ回路を安定に動作
させるために奇数クロック信号で動作されるフリップフ
ロップ回路と、偶数クロック信号で動作されるフリップ
フロップ回路とが交互に配置されるが、フリップフロッ
プ回路ＦＦ−２とＦＦ−４との間、フリップフロップ回
路ＦＦ−４とＦＦ−６との間、フリップフロップ回路Ｆ
Ｆ−８とＦＦ−１０との間に、それぞれインバータ１
１，１２、インバータ１３，１４、インバータ１５，１
６を設けることにより、フリップフロップ回路ＦＦ−
３，ＦＦ−５，ＦＦ−９を省略しても、同相転送におけ
るミニマムディレイを保証することができる。フリップ
フロップ回路ＦＦ−３，ＦＦ−５，ＦＦ−９を省略する
ことにより、シフトレジスタにおける素子数の低減を図
ることができ、シフトレジスタの消費電力の低減、さら
にはチップ占有面積の低減を図ることができる。
高速動作するシフトレジスタの場合には、シフトレジス
タを構成する複数のフリップフロップ回路を安定に動作
させるために奇数クロック信号で動作されるフリップフ
ロップ回路と、偶数クロック信号で動作されるフリップ
フロップ回路とが交互に配置されるが、フリップフロッ
プ回路ＦＦ−２とＦＦ−４との間、フリップフロップ回
路ＦＦ−４とＦＦ−６との間、フリップフロップ回路Ｆ
Ｆ−８とＦＦ−１０との間に、それぞれインバータ１
１，１２、インバータ１３，１４、インバータ１５，１
６を設けることにより、フリップフロップ回路ＦＦ−
３，ＦＦ−５，ＦＦ−９を省略しても、同相転送におけ
るミニマムディレイを保証することができる。フリップ
フロップ回路ＦＦ−３，ＦＦ−５，ＦＦ−９を省略する
ことにより、シフトレジスタにおける素子数の低減を図
ることができ、シフトレジスタの消費電力の低減、さら
にはチップ占有面積の低減を図ることができる。
【００３８】（２）上記（１）の作用効果を有するシフ
トレジスタを含んでシリアル／パラレル変換回路を構成
することにより、このシリアル／パラレル変換回路にお
ける消費電力の低減及びチップ占有面積の低減を図るこ
とができる。
トレジスタを含んでシリアル／パラレル変換回路を構成
することにより、このシリアル／パラレル変換回路にお
ける消費電力の低減及びチップ占有面積の低減を図るこ
とができる。
【００３９】（３）上記（２）の作用効果を有するシリ
アル／パラレル変換回路を含んでファイバチャネル用送
受信ＬＳＩを構成する場合には、このファイバチャネル
用送受信ＬＳＩにおける消費電力の低減及びチップ占有
面積の低減を図ることができる。
アル／パラレル変換回路を含んでファイバチャネル用送
受信ＬＳＩを構成する場合には、このファイバチャネル
用送受信ＬＳＩにおける消費電力の低減及びチップ占有
面積の低減を図ることができる。
【００４０】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
【００４１】例えば、上記の例では、フリップフロップ
回路間の同相転送におけるミニマムディレイを保証する
ためのゲート回路は、互いに直列接続された２個のイン
バータによって構成されたが、それに限定されず、偶数
個のインバータによって構成することができる。ただ
し、インバータの数をあまり多くすると、その分、素子
数が多くなるので、消費電力の低減やチップレイアウト
面積の低減を図るには、インバータの数は可能な限り少
ない方がよい。また、インバータの他に、バッファやそ
の他のゲートを適用することができる。
回路間の同相転送におけるミニマムディレイを保証する
ためのゲート回路は、互いに直列接続された２個のイン
バータによって構成されたが、それに限定されず、偶数
個のインバータによって構成することができる。ただ
し、インバータの数をあまり多くすると、その分、素子
数が多くなるので、消費電力の低減やチップレイアウト
面積の低減を図るには、インバータの数は可能な限り少
ない方がよい。また、インバータの他に、バッファやそ
の他のゲートを適用することができる。
【００４２】上記の例では、２対１のシリアル／パラレ
ル変換回路に適用した場合について説明したが、それに
限定されるものではなく、４対１や８対１、さらには１
０対１のようにデータの変換比が変わった場合でも、同
様に適用することができる。また、データの変換比が大
きくなると、その分、フリップフロップ回路の数が必然
的多くなるから、本発明の効果はより顕著となる。
ル変換回路に適用した場合について説明したが、それに
限定されるものではなく、４対１や８対１、さらには１
０対１のようにデータの変換比が変わった場合でも、同
様に適用することができる。また、データの変換比が大
きくなると、その分、フリップフロップ回路の数が必然
的多くなるから、本発明の効果はより顕著となる。
【００４３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるファイ
バチャネル用送受信ＬＳＩに適用した場合について説明
したが、本発明はそれに限定されるものではなく、シフ
トレジスタとして、あるいはシリアル／パラレル変換回
路として各種半導体集積回路に広く適用することができ
る。
なされた発明をその背景となった利用分野であるファイ
バチャネル用送受信ＬＳＩに適用した場合について説明
したが、本発明はそれに限定されるものではなく、シフ
トレジスタとして、あるいはシリアル／パラレル変換回
路として各種半導体集積回路に広く適用することができ
る。
【００４４】本発明は、少なくともフリップフロップ回
路を含むことを条件に適用することができる。
路を含むことを条件に適用することができる。
【００４５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００４６】すなわち、フリップフロップ間に設けられ
たゲート回路により、第１フリップフロップ回路から第
２フリップフロップ回路への同相転送におけるミニマム
ディレイを保証することができるので、上記第１フリッ
プフロップ回路と上記第２フリップフロップ回路との間
において、それらに供給されるクロック信号とは位相の
異なるクロック信号に基づいて動作するフリップフロッ
プ回路の配置を不要とし、それにより、シフトレジスタ
の消費電力の低減化、及びシフトレジスタのチップ占有
面積の低減化を図ることができる。
たゲート回路により、第１フリップフロップ回路から第
２フリップフロップ回路への同相転送におけるミニマム
ディレイを保証することができるので、上記第１フリッ
プフロップ回路と上記第２フリップフロップ回路との間
において、それらに供給されるクロック信号とは位相の
異なるクロック信号に基づいて動作するフリップフロッ
プ回路の配置を不要とし、それにより、シフトレジスタ
の消費電力の低減化、及びシフトレジスタのチップ占有
面積の低減化を図ることができる。
【００４７】また、上記構成のシフトレジスタを含んで
シリアル／パラレル変換回路を構成することにより、こ
のシリアル／パラレル変換回路における消費電力の低減
及びチップ占有面積の低減を図ることができる。
シリアル／パラレル変換回路を構成することにより、こ
のシリアル／パラレル変換回路における消費電力の低減
及びチップ占有面積の低減を図ることができる。
【００４８】さらに、そのようなリアル／パラレル変換
回路を含んでファイバチャネル用送受信ＬＳＩを構成す
ることにより、このファイバチャネル用送受信ＬＳＩに
おける消費電力の低減及びチップ占有面積の低減を図る
ことができる。
回路を含んでファイバチャネル用送受信ＬＳＩを構成す
ることにより、このファイバチャネル用送受信ＬＳＩに
おける消費電力の低減及びチップ占有面積の低減を図る
ことができる。
【図１】本発明にかかるシリアル／パラレル変換回路の
構成例回路図である。
構成例回路図である。
【図２】図１に示されるシリアル／パラレル変換回路に
おける主要部の動作タイミング図である。
おける主要部の動作タイミング図である。
【図３】図１に示されるシリアル／パラレル変換回路の
比較対照とされる回路の構成例回路図である。
比較対照とされる回路の構成例回路図である。
【図４】図３に示されるシリアル／パラレル変換回路に
おける主要部の動作タイミング図である。
おける主要部の動作タイミング図である。
【図５】上記シリアル／パラレル変換回路に含まれるフ
リップフロップ回路の構成例回路図である。
リップフロップ回路の構成例回路図である。
【図６】本発明にかかる通信用ＬＳＩであるファイバチ
ャネル用送受信ＬＳＩの構成例ブロック図である。
ャネル用送受信ＬＳＩの構成例ブロック図である。
１１，１２，１３，１４，１５，１６ インバータ １９，２０ セレクタ ５９，７１ コード検出器 ３１ 第１シフトレジスタ ３２ 第２シフトレジスタ ６２１ シリアル／パラレル変換回路 ＦＦ−１，ＦＦ−２，ＦＦ−４，ＦＦ−６，ＦＦ−７，
ＦＦ−８，ＦＦ−１０，ＦＦ−１２，ＦＦ−１３，ＦＦ
−１４ フリップフロップ回路
ＦＦ−８，ＦＦ−１０，ＦＦ−１２，ＦＦ−１３，ＦＦ
−１４ フリップフロップ回路
Claims (4)
- 【請求項１】 入力されたデータをクロック信号に基づ
いて後段回路に出力する第１フリップフロップ回路と、 上記第１フリップフロップ回路の後段に配置され、上記
第１フリップフロップ回路から伝達されたデータを上記
クロック信号に基づいて後段回路に出力する第２フリッ
プフロップ回路と、 上記第１フリップフロップ回路から上記第２フリップフ
ロップ回路への信号伝達経路に設けられ、上記第１フリ
ップフロップ回路から上記第２フリップフロップ回路へ
の同相転送におけるミニマムディレイを保証するための
ゲート回路と、 を含んで成ることを特徴とするシフトレジスタ。 - 【請求項２】 入力されたクロック信号に同期してシリ
アルデータを取り込む第３フリップフロップ回路と、上
記入力されたクロック信号を分周する分周回路と、上記
分周回路からの分周出力信号に基づいて、上記第３フリ
ップフロップ回路の出力信号を取り込んでシフトする第
１シフトレジスタと、上記分周回路からの分周出力信号
に基づいて、上記第３フリップフロップ回路の出力信号
を取り込んでシフトする第２シフトレジスタとを含み、
入力されたシリアルデータをパラレルデータに変換する
ためのシリアル／パラレル変換回路において、 上記第１シフトレジスタ及び上記第２シフトレジスタ
は、それぞれ、 入力されたデータをクロック信号に基づいて後段回路に
出力する第１フリップフロップ回路と、 上記第１フリップフロップ回路の後段に配置され、上記
第１フリップフロップ回路から伝達されたデータを上記
クロック信号に基づいて後段回路に出力する第２フリッ
プフロップ回路と、 上記第１フリップフロップ回路から上記第２フリップフ
ロップ回路への信号伝達経路に設けられ、上記第１フリ
ップフロップ回路から上記第２フリップフロップ回路へ
の同相転送におけるミニマムディレイを保証するための
ゲート回路と、 を含んで成ることを特徴とするシリアル／パラレル変換
回路。 - 【請求項３】 上記第２シフトレジスタは、入力初段と
して、上記第３フリップフロップの出力信号を、上記第
１シフトレジスタに供給されるクロック信号とは位相の
異なるクロック信号で取り込むための第４フリップフロ
ップ回路を含む請求項２記載のシリアル／パラレル変換
回路。 - 【請求項４】 データを送信するための送信系と、デー
タを受信するための受信系とを含む通信用ＬＳＩにおい
て、 上記受信系は、受信されたシリアルデータをパラレルデ
ータに変換するための変換手段を含み、上記変換手段
は、請求項２又は３記載のシリアル／パラレル変換回路
を含んで成ることを特徴とする通信用ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10372056A JP2000195287A (ja) | 1998-12-28 | 1998-12-28 | シフトレジスタ及びシリアル／パラレル変換回路並びに通信用ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10372056A JP2000195287A (ja) | 1998-12-28 | 1998-12-28 | シフトレジスタ及びシリアル／パラレル変換回路並びに通信用ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000195287A true JP2000195287A (ja) | 2000-07-14 |
Family
ID=18499776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10372056A Withdrawn JP2000195287A (ja) | 1998-12-28 | 1998-12-28 | シフトレジスタ及びシリアル／パラレル変換回路並びに通信用ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000195287A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001357672A (ja) * | 2000-06-14 | 2001-12-26 | Hitachi Ltd | 省消費電力型メモリモジュール |
| US7310057B2 (en) | 2004-09-30 | 2007-12-18 | Sanyo Electric Co., Ltd. | Latch clock generation circuit and serial-parallel conversion circuit |
| JP2009021866A (ja) * | 2007-07-12 | 2009-01-29 | Mitsubishi Heavy Ind Ltd | シリアルパラレル変換回路の設計方法およびシリアルパラレル変換回路 |
-
1998
- 1998-12-28 JP JP10372056A patent/JP2000195287A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001357672A (ja) * | 2000-06-14 | 2001-12-26 | Hitachi Ltd | 省消費電力型メモリモジュール |
| US7310057B2 (en) | 2004-09-30 | 2007-12-18 | Sanyo Electric Co., Ltd. | Latch clock generation circuit and serial-parallel conversion circuit |
| JP2009021866A (ja) * | 2007-07-12 | 2009-01-29 | Mitsubishi Heavy Ind Ltd | シリアルパラレル変換回路の設計方法およびシリアルパラレル変換回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060307 |