JP2001357672A - 省消費電力型メモリモジュール - Google Patents
省消費電力型メモリモジュールInfo
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】
【課題】 メモリモジュール上のメモリデバイスに加え
て、該メモリモジュールに搭載されているレジスタでの
省消費電力を可能にする。 【解決手段】 メモリモジュール１０１上のレジスタ１
０４−１〜１０４−ｎを出力制御機能付きレジスタで構
成するとともに、レジスタ出力イネーブル信号線１１１
を追加し、レジスタ出力値が不要時、レジスタ出力イネ
ーブル信号線１１１を用いてレジスタ１０４−２〜１０
４−ｎの出力値を“Ｌ”や“Ｈ”に固定することによ
り、該レジスタ１０４−２〜１０４−ｎでの消費電力を
抑える。なお、レジスタ１０４−１は出力制御機能無し
レジスタと同等の働きをさせる。
て、該メモリモジュールに搭載されているレジスタでの
省消費電力を可能にする。 【解決手段】 メモリモジュール１０１上のレジスタ１
０４−１〜１０４−ｎを出力制御機能付きレジスタで構
成するとともに、レジスタ出力イネーブル信号線１１１
を追加し、レジスタ出力値が不要時、レジスタ出力イネ
ーブル信号線１１１を用いてレジスタ１０４−２〜１０
４−ｎの出力値を“Ｌ”や“Ｈ”に固定することによ
り、該レジスタ１０４−２〜１０４−ｎでの消費電力を
抑える。なお、レジスタ１０４−１は出力制御機能無し
レジスタと同等の働きをさせる。
Description
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ、ワークステーション、オフィスコンピュータ
等、計算機システムのメモリモジュールに関し、特にメ
モリデバイスの省消費電力とともに、搭載されているレ
ジスタの省消費電力が可能なメモリモジュールに関す
る。
ュータ、ワークステーション、オフィスコンピュータ
等、計算機システムのメモリモジュールに関し、特にメ
モリデバイスの省消費電力とともに、搭載されているレ
ジスタの省消費電力が可能なメモリモジュールに関す
る。
【０００２】
【従来の技術】一般に計算機システムのメモリ構成にお
いては、メモリデバイスを複数集めたメモリモジュール
を用いることにより、メモリ構成の柔軟な変更を実現し
ている。一般的なメモリモジュールは、半導体デバイス
の標準化団体であるＪＥＤＥＣ（Ｊoint Ｅlectron Ｄe
vice Ｅngineering Ｃouncil）により標準化されている
ため、メモリモジュールベンダの違いによる互換性の問
題は起こらないようになっている。
いては、メモリデバイスを複数集めたメモリモジュール
を用いることにより、メモリ構成の柔軟な変更を実現し
ている。一般的なメモリモジュールは、半導体デバイス
の標準化団体であるＪＥＤＥＣ（Ｊoint Ｅlectron Ｄe
vice Ｅngineering Ｃouncil）により標準化されている
ため、メモリモジュールベンダの違いによる互換性の問
題は起こらないようになっている。
【０００３】一方、近年の計算機システムの高速化およ
び大規模化に伴い、メモリシステムでの消費電力が問題
となっている。計算機システムが要求する最大メモリ容
量はますます増加する一方であるが、瞬間的に動作して
いるメモリはその一部分に過ぎない。そこで、メモリモ
ジュールの消費電力の問題を対策するために、メモリデ
バイスにクロックイネーブル信号を追加し省消費電力機
能をもたせている。その機能をもつ同期型メモリデバイ
スを省消費電力対応型同期型メモリデバイスと呼んでい
る。クロックイネーブル信号が“Ｈ”の時には通常動
作、クロックイネーブル信号が“Ｌ”の時にはＰowerＤ
ownＭodeとよばれる省消費電力状態になる。ＰowerＤow
nＭode時には、通常動作時の約１／１０程度まで消費電
力を抑えることが可能である。
び大規模化に伴い、メモリシステムでの消費電力が問題
となっている。計算機システムが要求する最大メモリ容
量はますます増加する一方であるが、瞬間的に動作して
いるメモリはその一部分に過ぎない。そこで、メモリモ
ジュールの消費電力の問題を対策するために、メモリデ
バイスにクロックイネーブル信号を追加し省消費電力機
能をもたせている。その機能をもつ同期型メモリデバイ
スを省消費電力対応型同期型メモリデバイスと呼んでい
る。クロックイネーブル信号が“Ｈ”の時には通常動
作、クロックイネーブル信号が“Ｌ”の時にはＰowerＤ
ownＭodeとよばれる省消費電力状態になる。ＰowerＤow
nＭode時には、通常動作時の約１／１０程度まで消費電
力を抑えることが可能である。
【０００４】図２に、この種の従来のメモリモジュール
構成の一例を示す。本メモリモジュール１０１には、ｋ
ビット幅のデータ信号を持つｍ個の省消費電力対応型同
期型メモリデバイス１０２−１〜１０２−ｍ、１つのＰ
ＬＬ（Ｐhase-Ｌocked-Ｌoop）回路１０３、ｎ個のレジ
スタ２０４−１〜２０４−ｎが搭載されている。これ
は、一般にレジスタドタイプと呼ばれているメモリモジ
ュールである。メモリモジュール１０１のインターフェ
イスには、（ｍ×ｋ）ビット幅のデータ信号線１０５、
１ビットのクロック信号線１０６、１ビットのクロック
イネーブル信号線１０７、１ビットのチップセレクト信
号線１０８、ｐビットのアドレス信号線１０９およびｑ
ビットのコマンド信号線１１０がある。（ｍ×ｋ）ビッ
ト幅のデータ信号線１０５はｋビットずつ直接ｍ個の省
消費電力対応型同期型メモリデバイス１０２−１〜１０
２−ｍへ１：１で接続される。１ビットのクロック信号
線１００はＰＬＬ回路１０３へ接続され、該ＰＬＬ回路
１０３の複数ある出力ポートから、ｍ個の省消費電力対
応型同期型メモリデバイス１０２−１〜１０２−ｍおよ
びｎ個のレジスタ２０４−１〜１０２−ｍへ１：１もし
くは１：２程度の負荷数で接続される。ＰＬＬ回路１０
３を使用することで、該ＰＬＬ回路の入力クロック信号
と各省消費電力対応型同期型メモリデバイス１０２−１
〜１０２−ｍの入力クロック信号および各レジスタ２０
４−１〜２０４−ｎの入力クロック信号の位相を一致さ
せることが可能となる。１ビットのクロックイネーブル
信号線１０７、１ビットのチップセレクト信号線１０
８、ｐビットのアドレス信号線１０９およびｑビットの
コマンド信号線１１０は各レジスタ２０４−１〜２０４
−ｎへ接続され、各レジスタの出力ポートから省消費電
力対応型同期型メモリデバイス１０２−１〜１０２−ｍ
へ１：ｍの負荷数で接続される。レジスタ２０４−１〜
２０４−ｎは入力信号を入力クロック信号（ＰＬＬ回路
１０３の出力信号）の立ち上がりエッジまたは立ち下が
りエッジまたはその両方を用いてバッファリングしてい
るだけである。なお、メモリモジュール内の信号波形の
品質を上げるために、各信号線のメモリモジュールのエ
ッジ付近にダンピング抵抗１１２を挿入する場合もあ
る。
構成の一例を示す。本メモリモジュール１０１には、ｋ
ビット幅のデータ信号を持つｍ個の省消費電力対応型同
期型メモリデバイス１０２−１〜１０２−ｍ、１つのＰ
ＬＬ（Ｐhase-Ｌocked-Ｌoop）回路１０３、ｎ個のレジ
スタ２０４−１〜２０４−ｎが搭載されている。これ
は、一般にレジスタドタイプと呼ばれているメモリモジ
ュールである。メモリモジュール１０１のインターフェ
イスには、（ｍ×ｋ）ビット幅のデータ信号線１０５、
１ビットのクロック信号線１０６、１ビットのクロック
イネーブル信号線１０７、１ビットのチップセレクト信
号線１０８、ｐビットのアドレス信号線１０９およびｑ
ビットのコマンド信号線１１０がある。（ｍ×ｋ）ビッ
ト幅のデータ信号線１０５はｋビットずつ直接ｍ個の省
消費電力対応型同期型メモリデバイス１０２−１〜１０
２−ｍへ１：１で接続される。１ビットのクロック信号
線１００はＰＬＬ回路１０３へ接続され、該ＰＬＬ回路
１０３の複数ある出力ポートから、ｍ個の省消費電力対
応型同期型メモリデバイス１０２−１〜１０２−ｍおよ
びｎ個のレジスタ２０４−１〜１０２−ｍへ１：１もし
くは１：２程度の負荷数で接続される。ＰＬＬ回路１０
３を使用することで、該ＰＬＬ回路の入力クロック信号
と各省消費電力対応型同期型メモリデバイス１０２−１
〜１０２−ｍの入力クロック信号および各レジスタ２０
４−１〜２０４−ｎの入力クロック信号の位相を一致さ
せることが可能となる。１ビットのクロックイネーブル
信号線１０７、１ビットのチップセレクト信号線１０
８、ｐビットのアドレス信号線１０９およびｑビットの
コマンド信号線１１０は各レジスタ２０４−１〜２０４
−ｎへ接続され、各レジスタの出力ポートから省消費電
力対応型同期型メモリデバイス１０２−１〜１０２−ｍ
へ１：ｍの負荷数で接続される。レジスタ２０４−１〜
２０４−ｎは入力信号を入力クロック信号（ＰＬＬ回路
１０３の出力信号）の立ち上がりエッジまたは立ち下が
りエッジまたはその両方を用いてバッファリングしてい
るだけである。なお、メモリモジュール内の信号波形の
品質を上げるために、各信号線のメモリモジュールのエ
ッジ付近にダンピング抵抗１１２を挿入する場合もあ
る。
【０００５】図２の従来のレジスタタイプのメモリモジ
ュールのタイミングチャートを図３に示す。図３はＳＤ
ＲＡＭ（ＳynchronousＤymanicＲamdomＡccessＭemor
y）モジュールでのメモリへのデータ書込みのタイミン
グチャートで、（Ａ）はメモリモジュール１０１の入力
インターフェイス信号、（Ｂ）はメモリデバイス１０２
−１〜１０２−ｍの入力インターフェイス信号を示した
ものである。チップセレクト信号（図中のｃｓ＃）の最
初のアサート時（以降ＲＡＳタイミング）のコマンドで
ＳＤＲＡＭ内のロウアドレス（ＲＡ：ＲowＡddress）を
確定し、次のアサートタイミング時（以降ＣＡＳタイミ
ング）のコマンドでカラムアドレス（ＣＡ：ＣolumnＡd
dress）を確定して、メモリデバイス内の２次元アレイ
へデータが書き込まれる。省消費電力対応型メモリデバ
イスではクロックイネーブル信号（図中のｃｋｅ）を
“Ｌ”にすることにより、メモリデバイスをＰowerＤow
nＭodeと呼ばれる省消費電力状態へと遷移させることが
可能となる。逆に省消費電力状態から通常状態へと遷移
させるためには、クロックイネーブル信号を“Ｈ”にす
る必要がある。クロックイネーブル信号を“Ｌ”から
“Ｈ”へ遷移させてからメモリデバイスが通常状態まで
戻るまでにタイムラグが存在するが、便宜上、図３で
は、その時間を１cycle固定としている。
ュールのタイミングチャートを図３に示す。図３はＳＤ
ＲＡＭ（ＳynchronousＤymanicＲamdomＡccessＭemor
y）モジュールでのメモリへのデータ書込みのタイミン
グチャートで、（Ａ）はメモリモジュール１０１の入力
インターフェイス信号、（Ｂ）はメモリデバイス１０２
−１〜１０２−ｍの入力インターフェイス信号を示した
ものである。チップセレクト信号（図中のｃｓ＃）の最
初のアサート時（以降ＲＡＳタイミング）のコマンドで
ＳＤＲＡＭ内のロウアドレス（ＲＡ：ＲowＡddress）を
確定し、次のアサートタイミング時（以降ＣＡＳタイミ
ング）のコマンドでカラムアドレス（ＣＡ：ＣolumnＡd
dress）を確定して、メモリデバイス内の２次元アレイ
へデータが書き込まれる。省消費電力対応型メモリデバ
イスではクロックイネーブル信号（図中のｃｋｅ）を
“Ｌ”にすることにより、メモリデバイスをＰowerＤow
nＭodeと呼ばれる省消費電力状態へと遷移させることが
可能となる。逆に省消費電力状態から通常状態へと遷移
させるためには、クロックイネーブル信号を“Ｈ”にす
る必要がある。クロックイネーブル信号を“Ｌ”から
“Ｈ”へ遷移させてからメモリデバイスが通常状態まで
戻るまでにタイムラグが存在するが、便宜上、図３で
は、その時間を１cycle固定としている。
【０００６】消費電力を考慮したメモリシステムでは、
メモリへのアクセスが無いときにはクロックイネーブル
信号を“Ｌ”にしてＰowerＤownＭodeにさせておき、メ
モリアクセスの直前でクロックイネーブル信号を“Ｈ”
にして通常状態に戻し、メモリアクセスが完了した時点
でクロックイネーブル信号を“Ｌ”にしてＰowerＤown
Ｍodeにするという手段がとられている。
メモリへのアクセスが無いときにはクロックイネーブル
信号を“Ｌ”にしてＰowerＤownＭodeにさせておき、メ
モリアクセスの直前でクロックイネーブル信号を“Ｈ”
にして通常状態に戻し、メモリアクセスが完了した時点
でクロックイネーブル信号を“Ｌ”にしてＰowerＤown
Ｍodeにするという手段がとられている。
【０００７】このように、図２に示す従来のレジスタド
タイプのメモリモジュールでは、クロックイネーブル信
号を制御することにより省消費電力対応型同期型メモリ
デバイスの消費電力を抑えることは可能であるが、メモ
リモジュール上に搭載されているレジスタでの消費電力
を抑えることはできない。そのため、図２５に示すよう
に、本メモリモジュールがバスにより複数接続された場
合、自メモリモジュールへのコマンドが発生しない場合
でも、他メモリモジュールへのコマンドが発生した場
合、自メモリモジュール上のレジスタがコマンド信号お
よびアドレス信号をセンスして、該レジスタにおいて電
力を消費するという問題がある。
タイプのメモリモジュールでは、クロックイネーブル信
号を制御することにより省消費電力対応型同期型メモリ
デバイスの消費電力を抑えることは可能であるが、メモ
リモジュール上に搭載されているレジスタでの消費電力
を抑えることはできない。そのため、図２５に示すよう
に、本メモリモジュールがバスにより複数接続された場
合、自メモリモジュールへのコマンドが発生しない場合
でも、他メモリモジュールへのコマンドが発生した場
合、自メモリモジュール上のレジスタがコマンド信号お
よびアドレス信号をセンスして、該レジスタにおいて電
力を消費するという問題がある。
【０００８】図４に、従来のレジスタドタイプのメモリ
モジュールがバスにより複数接続された場合の、あるメ
モリモジュールのタイミングチャートを示す。図２５に
示したように、クロックイネーブル信号線１０７とチッ
プセレクト信号線１０８は各メモリモジュール１０１に
個別に接続されるが、データ信号線１０５、クロック信
号１０６、アドレス信号線１０９およびコマンド信号線
１１０は各メモリモジュール１０１に共通に接続されて
いる。このため、図４に示すように、自メモリモジュー
ルへのコマンドが発生しない場合でも、他メモリモジュ
ールへのコマンドが発生した場合、自メモリモジュール
上のレジスタ２０４−２、２０４−ｎ等がアドレス信号
およびコマンド信号等をセンスし、１：ｍで接続された
省消費電力対応型同期型メモリデバイス１０２−１〜１
０２−ｍまでアドレス信号およびコマンド信号等を伝播
させてしまうため、レジスタ２０４−２、２０４等にお
いて電力が消費される。
モジュールがバスにより複数接続された場合の、あるメ
モリモジュールのタイミングチャートを示す。図２５に
示したように、クロックイネーブル信号線１０７とチッ
プセレクト信号線１０８は各メモリモジュール１０１に
個別に接続されるが、データ信号線１０５、クロック信
号１０６、アドレス信号線１０９およびコマンド信号線
１１０は各メモリモジュール１０１に共通に接続されて
いる。このため、図４に示すように、自メモリモジュー
ルへのコマンドが発生しない場合でも、他メモリモジュ
ールへのコマンドが発生した場合、自メモリモジュール
上のレジスタ２０４−２、２０４−ｎ等がアドレス信号
およびコマンド信号等をセンスし、１：ｍで接続された
省消費電力対応型同期型メモリデバイス１０２−１〜１
０２−ｍまでアドレス信号およびコマンド信号等を伝播
させてしまうため、レジスタ２０４−２、２０４等にお
いて電力が消費される。
【０００９】
【発明が解決しようとする課題】上記したように、従来
のレジスタドタイプのメモリモジュールでは、クロック
イネーブル信号を追加し、メモリデバイスを省消費電力
対応型とすることで、該メモリデバイスの消費電力を低
下させることはできるが、メモリモジュール上に搭載さ
れたレジスタの消費電力を低下させることについては考
慮されていない。
のレジスタドタイプのメモリモジュールでは、クロック
イネーブル信号を追加し、メモリデバイスを省消費電力
対応型とすることで、該メモリデバイスの消費電力を低
下させることはできるが、メモリモジュール上に搭載さ
れたレジスタの消費電力を低下させることについては考
慮されていない。
【００１０】本発明の目的は、メモリモジュール上のメ
モリデバイスに加へ、レジスタにも省消費電力機能を適
用したメモリモジュールを提供することにある。
モリデバイスに加へ、レジスタにも省消費電力機能を適
用したメモリモジュールを提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、メモリモジュール上に搭載されるレジ
スタの少なくとも一部を出力制御機能付きレジスタへ変
更し、該レジスタ出力値が不要時に、該レジスタの出力
値を“Ｌ”や“Ｈ”に固定する手段を備える。これによ
り、不要な信号をレジスタが駆動することがなくなり、
レジスタでの消費電力を抑えることが可能となる。該出
力制御機能付きレジスタの出力イネーブル制御には、新
規に追加したレジスタ出力イネーブル信号線を用いる
か、あるいは、メモリデバイスの消費電力を制御するた
めのクロックイネーブル信号線、さらにはチップセレク
ト信号線を兼用することが可能である。
に、本発明では、メモリモジュール上に搭載されるレジ
スタの少なくとも一部を出力制御機能付きレジスタへ変
更し、該レジスタ出力値が不要時に、該レジスタの出力
値を“Ｌ”や“Ｈ”に固定する手段を備える。これによ
り、不要な信号をレジスタが駆動することがなくなり、
レジスタでの消費電力を抑えることが可能となる。該出
力制御機能付きレジスタの出力イネーブル制御には、新
規に追加したレジスタ出力イネーブル信号線を用いる
か、あるいは、メモリデバイスの消費電力を制御するた
めのクロックイネーブル信号線、さらにはチップセレク
ト信号線を兼用することが可能である。
【００１２】
【発明の実施の形態】図１に、本発明の一実施例のメモ
リモジュールを示す。図１において、メモリモジュール
１０１には、ｋビット幅のデータ信号をもつｍ個の省消
費電力対応型同期型メモリデバイス１０２−１〜１０２
−ｍ、１つのＰＬＬ回路１０３、および複数の出力制御
機能付きレジスタ１０４−１〜１０４−ｎが搭載されて
いる。該メモリモジュール１０１のインターフェイス
は、（ｍ×ｋ）ビット幅のデータ信号線１０５、１ビッ
トのクロック信号線１０６、１ビットのクロックイネー
ブル信号線１０７、１ビットのチップセレクト信号線１
０８、ｐビットのアドレス信号線１０９、ｑビットのコ
マンド信号線１１０および（ｎ−１）ビットのレジスタ
出力イネーブル信号線１１１から構成される。図２と
は、レジスタ１０４−１〜１０４−ｎを出力制御機能付
きレジスタとし、レジスタ出力イネーブル信号線１１１
を新規に追加した点が相違している。レジスタ出力イネ
ーブル信号線１１１は、クロックイネーブル信号線１０
７およびチップセレクト信号線１０８と同様にメモリモ
ジュール毎に用意する。
リモジュールを示す。図１において、メモリモジュール
１０１には、ｋビット幅のデータ信号をもつｍ個の省消
費電力対応型同期型メモリデバイス１０２−１〜１０２
−ｍ、１つのＰＬＬ回路１０３、および複数の出力制御
機能付きレジスタ１０４−１〜１０４−ｎが搭載されて
いる。該メモリモジュール１０１のインターフェイス
は、（ｍ×ｋ）ビット幅のデータ信号線１０５、１ビッ
トのクロック信号線１０６、１ビットのクロックイネー
ブル信号線１０７、１ビットのチップセレクト信号線１
０８、ｐビットのアドレス信号線１０９、ｑビットのコ
マンド信号線１１０および（ｎ−１）ビットのレジスタ
出力イネーブル信号線１１１から構成される。図２と
は、レジスタ１０４−１〜１０４−ｎを出力制御機能付
きレジスタとし、レジスタ出力イネーブル信号線１１１
を新規に追加した点が相違している。レジスタ出力イネ
ーブル信号線１１１は、クロックイネーブル信号線１０
７およびチップセレクト信号線１０８と同様にメモリモ
ジュール毎に用意する。
【００１３】（ｍ×ｋ）ビット幅のデータ信号線１０５
はｋビットずつ直接ｍ個の省消費電力対応型同期型メモ
リデバイス１０２−１〜１０２−ｍへ１：１で接続され
る。１ビットのクロック信号線１０６はＰＬＬ回路１０
３へ接続され、該ＰＬＬ回路１０３の複数ある出力ポー
トからｍ個の省消費電力型同期型メモリデバイス１０２
−１〜１０２−ｍおよびｎ個の出力制御機能付きレジス
タ１０４−１〜１０４−ｎへ１：１または１：２程度の
負荷数で接続される。１ビットのクロックイネーブル信
号線１０７および１ビットのチップセレクト信号線１０
８は、出力イネーブル信号入力ポート（ＯＥ）が“Ｈ”
固定の出力制御機能付きレジスタ２０４−１へ接続され
る。該出力制御機能付きレジスタ２０４−１は、出力イ
ネーブル信号入力ポートを“Ｈ”固定とすることで、図
２のレジスタ２０４−１と同様の働きをすることにな
る。クロックイネーブルとチップセレクトの２つの信号
線１０７、１０８が特殊扱いなのは、図３のタイミング
チャートに示したように、アドレス信号（ａｄｒ）およ
びコマンド信号（ｃｍｄ）がチップセレクト信号（ｃｓ
＃）をアサートしている期間のみアサートすれば良いの
に対し、チップセレクト信号はメモリデバイスへのコマ
ンド信号発行時にアサート、非発行時にはディアサート
を保証しなければならないためである。クロックイネー
ブル信号（ｃｋｅ）もチップセレクト信号と同様に、メ
モリアクセス期間中にはアサート、ＰowerＤownＭode期
間中にはディアサートを保証しなければならない。ｐビ
ットのアドレス信号線１０９およびｑビットのコマンド
信号線１１０は各出力制御機能付きレジスタ１０４−２
〜１０４−ｎへ接続される。該出力制御機能付きレジス
タ１０４−２〜１０４−ｎの出力イネーブル信号入力ポ
ート（ＯＥ）に、（ｎ−１）ビットのレジスタ出力イネ
ーブル信号線（図中のregoe）１１１を１：１の負荷数
で接続する。各レジスタ１０４−１〜１０４−ｎの出力
ポートからｍ個の省消費電力対応型同期型メモリデバイ
ス１０２−１〜１０２−ｍへは１：ｍの負荷数で接続さ
れる。
はｋビットずつ直接ｍ個の省消費電力対応型同期型メモ
リデバイス１０２−１〜１０２−ｍへ１：１で接続され
る。１ビットのクロック信号線１０６はＰＬＬ回路１０
３へ接続され、該ＰＬＬ回路１０３の複数ある出力ポー
トからｍ個の省消費電力型同期型メモリデバイス１０２
−１〜１０２−ｍおよびｎ個の出力制御機能付きレジス
タ１０４−１〜１０４−ｎへ１：１または１：２程度の
負荷数で接続される。１ビットのクロックイネーブル信
号線１０７および１ビットのチップセレクト信号線１０
８は、出力イネーブル信号入力ポート（ＯＥ）が“Ｈ”
固定の出力制御機能付きレジスタ２０４−１へ接続され
る。該出力制御機能付きレジスタ２０４−１は、出力イ
ネーブル信号入力ポートを“Ｈ”固定とすることで、図
２のレジスタ２０４−１と同様の働きをすることにな
る。クロックイネーブルとチップセレクトの２つの信号
線１０７、１０８が特殊扱いなのは、図３のタイミング
チャートに示したように、アドレス信号（ａｄｒ）およ
びコマンド信号（ｃｍｄ）がチップセレクト信号（ｃｓ
＃）をアサートしている期間のみアサートすれば良いの
に対し、チップセレクト信号はメモリデバイスへのコマ
ンド信号発行時にアサート、非発行時にはディアサート
を保証しなければならないためである。クロックイネー
ブル信号（ｃｋｅ）もチップセレクト信号と同様に、メ
モリアクセス期間中にはアサート、ＰowerＤownＭode期
間中にはディアサートを保証しなければならない。ｐビ
ットのアドレス信号線１０９およびｑビットのコマンド
信号線１１０は各出力制御機能付きレジスタ１０４−２
〜１０４−ｎへ接続される。該出力制御機能付きレジス
タ１０４−２〜１０４−ｎの出力イネーブル信号入力ポ
ート（ＯＥ）に、（ｎ−１）ビットのレジスタ出力イネ
ーブル信号線（図中のregoe）１１１を１：１の負荷数
で接続する。各レジスタ１０４−１〜１０４−ｎの出力
ポートからｍ個の省消費電力対応型同期型メモリデバイ
ス１０２−１〜１０２−ｍへは１：ｍの負荷数で接続さ
れる。
【００１４】図５に、本実施例で用いる出力制御機能付
きレジスタ（ＲＥＧＡ）の真理値表を示す。（ａ）は出
力制御機能付きレジスタ（ＲＥＧＡ）の入出力信号関
係、（ｂ）は出力イネーブル信号がクロック非同期のと
きの真理値表、（ｃ）はクロック同期のときの真理値表
を表わしている。図５に示すように、出力制御機能付き
レジスタは、出力イネーブル（以降ＯＥ：ＯutputＥnab
le）信号が“Ｈ”の時には出力制御機能無しレジスタと
同等の動作をし、ＯＥ信号が“Ｌ”の時には入力信号が
“Ｈ／Ｌ”いずれの場合においても出力は“Ｌ”固定と
なる。なお、本発明において、ＯＥ信号と出力信号のタ
イミング関係はクロック信号との同期／非同期を問わな
い。
きレジスタ（ＲＥＧＡ）の真理値表を示す。（ａ）は出
力制御機能付きレジスタ（ＲＥＧＡ）の入出力信号関
係、（ｂ）は出力イネーブル信号がクロック非同期のと
きの真理値表、（ｃ）はクロック同期のときの真理値表
を表わしている。図５に示すように、出力制御機能付き
レジスタは、出力イネーブル（以降ＯＥ：ＯutputＥnab
le）信号が“Ｈ”の時には出力制御機能無しレジスタと
同等の動作をし、ＯＥ信号が“Ｌ”の時には入力信号が
“Ｈ／Ｌ”いずれの場合においても出力は“Ｌ”固定と
なる。なお、本発明において、ＯＥ信号と出力信号のタ
イミング関係はクロック信号との同期／非同期を問わな
い。
【００１５】図４と同様に、メモリモジュールがバスに
より複数接続された場合の本発明実施例のメモリモジュ
ール１０１のタイミングチャートを図６および図７に示
す。図６は出力制御機能付きレジスタ１０４−１〜１０
４−ｎのＯＥ制御がクロック非同期の場合であり、図７
は同レジスタ１０４−１〜１０４−ｎのＯＥ制御がクロ
ック同期型のものである。また、（Ａ）はメモリモジュ
ール１０１の入力インターフェイス信号、（Ｂ）はメモ
リデバイス１０２−１〜１０２−ｍの入力インターフェ
イス信号を示している。図６の場合、レジスタ出力イネ
ーブル信号（図中のregoe）のアサートタイミングはＲ
ＡＳタイミングと同時であり、ディアサートタイミング
はＣＡＳタイミングから２cycle遅れたタイミングであ
る。図７の場合、レジスタ出力イネーブル信号のアサー
トタイミングはＲＡＳタイミングより１cycle早いタイ
ミングであり、ディアサートタイミングは図６と同様に
ＣＡＳタイミングから２cycle遅れたタイミングであ
る。図６および図７のどちらにおいても、クロックイネ
ーブル信号（図中のｃｋｅ）と同タイミングでアサート
およびディアサートしても問題ない。逆に、クロックイ
ネーブル信号と同一タイミングであれば、メモリコント
ローラ側の制御も簡略化可能である。
より複数接続された場合の本発明実施例のメモリモジュ
ール１０１のタイミングチャートを図６および図７に示
す。図６は出力制御機能付きレジスタ１０４−１〜１０
４−ｎのＯＥ制御がクロック非同期の場合であり、図７
は同レジスタ１０４−１〜１０４−ｎのＯＥ制御がクロ
ック同期型のものである。また、（Ａ）はメモリモジュ
ール１０１の入力インターフェイス信号、（Ｂ）はメモ
リデバイス１０２−１〜１０２−ｍの入力インターフェ
イス信号を示している。図６の場合、レジスタ出力イネ
ーブル信号（図中のregoe）のアサートタイミングはＲ
ＡＳタイミングと同時であり、ディアサートタイミング
はＣＡＳタイミングから２cycle遅れたタイミングであ
る。図７の場合、レジスタ出力イネーブル信号のアサー
トタイミングはＲＡＳタイミングより１cycle早いタイ
ミングであり、ディアサートタイミングは図６と同様に
ＣＡＳタイミングから２cycle遅れたタイミングであ
る。図６および図７のどちらにおいても、クロックイネ
ーブル信号（図中のｃｋｅ）と同タイミングでアサート
およびディアサートしても問題ない。逆に、クロックイ
ネーブル信号と同一タイミングであれば、メモリコント
ローラ側の制御も簡略化可能である。
【００１６】図４に示したように、従来のメモリモジュ
ールでは、メモリモジュールがバスにより複数接続され
た場合、自メモリモジュールへのコマンドが発生しない
場合でも、他メモリモジュールのコマンドが発生した場
合、レジスタがコマンド信号およびアドレス信号をセン
スして、メモリデバイスまでコマンド信号およびアドレ
ス信号を伝播させてしまうため、レジスタにおいて電力
を消費していた。一方、図６および図７から明らかなよ
うに、本実施例においては、自メモリモジュールへのコ
マンドが発生しない期間では、レジスタ出力イネーブル
信号（図中のｒｅｇｏｅ）を“Ｌ”とすることにより
（ＯＥ信号がＬ）、レジスタの出力は“Ｌ”固定となる
ため、レジスタがコマンド信号およばアドレス信号をセ
ンスしてメモリデバイスまで伝播させてしまうことはな
くなり、即ち、レジスタが不要な信号で駆動されること
はなくなり、レジスタでの消費電力を抑えることが可能
となる。
ールでは、メモリモジュールがバスにより複数接続され
た場合、自メモリモジュールへのコマンドが発生しない
場合でも、他メモリモジュールのコマンドが発生した場
合、レジスタがコマンド信号およびアドレス信号をセン
スして、メモリデバイスまでコマンド信号およびアドレ
ス信号を伝播させてしまうため、レジスタにおいて電力
を消費していた。一方、図６および図７から明らかなよ
うに、本実施例においては、自メモリモジュールへのコ
マンドが発生しない期間では、レジスタ出力イネーブル
信号（図中のｒｅｇｏｅ）を“Ｌ”とすることにより
（ＯＥ信号がＬ）、レジスタの出力は“Ｌ”固定となる
ため、レジスタがコマンド信号およばアドレス信号をセ
ンスしてメモリデバイスまで伝播させてしまうことはな
くなり、即ち、レジスタが不要な信号で駆動されること
はなくなり、レジスタでの消費電力を抑えることが可能
となる。
【００１７】図８に本発明のメモリモジュールの他の実
施例を示す。図１との相違点は、出力制御機能付きレジ
スタのタイプを変更し、ＯＥ信号が“Ｌ”のときに
“Ｌ”固定値を出力するのではなく、“Ｈｉ−Ｚ”を出
力するレジスタ８０４−１〜８０４−ｎにした点であ
る。該出力制御機能付きレジスタ（ＲＥＧＢ）の真理値
表を図９に示す。図５と同様に、（ａ）はレジスタの入
出力信号関係、（ｂ）は出力イネーブル信号がクロック
非同期のときの真理値表、（ｃ）はクロック同期のとき
の真理値表を表わしている。
施例を示す。図１との相違点は、出力制御機能付きレジ
スタのタイプを変更し、ＯＥ信号が“Ｌ”のときに
“Ｌ”固定値を出力するのではなく、“Ｈｉ−Ｚ”を出
力するレジスタ８０４−１〜８０４−ｎにした点であ
る。該出力制御機能付きレジスタ（ＲＥＧＢ）の真理値
表を図９に示す。図５と同様に、（ａ）はレジスタの入
出力信号関係、（ｂ）は出力イネーブル信号がクロック
非同期のときの真理値表、（ｃ）はクロック同期のとき
の真理値表を表わしている。
【００１８】本実施例においては、レジスタ８０４−２
〜８０４−ｎの出力が“Ｈｉ−Ｚ”となった場合、省消
費電力対応型同期型メモリデバイス１０２−１〜１０２
−ｍの入力ポートも“Ｈｉ−Ｚ”となり、入力バッファ
にて貫通電流が流れる等の問題が起こるため、終端抵抗
８１２および終端電圧８１３にて信号線を終端する。図
８では、信号線の波形品質を向上させるために信号線を
両端で終端している。信号線の波形品質が問われない場
合には片側終端でも良い。片側終端時の構成図を図１０
に示す。
〜８０４−ｎの出力が“Ｈｉ−Ｚ”となった場合、省消
費電力対応型同期型メモリデバイス１０２−１〜１０２
−ｍの入力ポートも“Ｈｉ−Ｚ”となり、入力バッファ
にて貫通電流が流れる等の問題が起こるため、終端抵抗
８１２および終端電圧８１３にて信号線を終端する。図
８では、信号線の波形品質を向上させるために信号線を
両端で終端している。信号線の波形品質が問われない場
合には片側終端でも良い。片側終端時の構成図を図１０
に示す。
【００１９】図１や図８の実施例の説明では、出力制御
機能付きレジスタの出力イネーブル信号の極性を正極性
のものを使用したが、負極性のものを使用してもよい。
出力イネーブル信号が正極性とは、出力イネーブル信号
が“Ｈ”のときに入力信号をクロック信号の立ち上がり
エッジでラッチしたものを出力信号とし、出力イネーブ
ル信号が“Ｌ”のときには出力信号を“Ｌ”固定もしく
は“Ｈｉ−Ｚ”固定とするものである。逆に、出力イネ
ーブル信号が負極性とは、出力イネーブル信号が”Ｌ”
のときに入力信号をクロック信号の立ち上がりエッジで
ラッチしたものを出力信号とし、“Ｈ”のときには出力
信号を“Ｌ”固定もしくは“Ｈｉ−Ｚ”固定とするもの
である。
機能付きレジスタの出力イネーブル信号の極性を正極性
のものを使用したが、負極性のものを使用してもよい。
出力イネーブル信号が正極性とは、出力イネーブル信号
が“Ｈ”のときに入力信号をクロック信号の立ち上がり
エッジでラッチしたものを出力信号とし、出力イネーブ
ル信号が“Ｌ”のときには出力信号を“Ｌ”固定もしく
は“Ｈｉ−Ｚ”固定とするものである。逆に、出力イネ
ーブル信号が負極性とは、出力イネーブル信号が”Ｌ”
のときに入力信号をクロック信号の立ち上がりエッジで
ラッチしたものを出力信号とし、“Ｈ”のときには出力
信号を“Ｌ”固定もしくは“Ｈｉ−Ｚ”固定とするもの
である。
【００２０】図５のレジスタの負極性版の真理値表を図
１１に、図９のレジスタの負極性版の真理値表を図１２
に示す。図５や図９と同様に、（ａ）はレジスタの入出
力信号関係、（ｂ）は出力イネーブル信号がクロック非
同期のときの真理値表、（ｃ）はクロック同期のときの
真理値表を表わしている。
１１に、図９のレジスタの負極性版の真理値表を図１２
に示す。図５や図９と同様に、（ａ）はレジスタの入出
力信号関係、（ｂ）は出力イネーブル信号がクロック非
同期のときの真理値表、（ｃ）はクロック同期のときの
真理値表を表わしている。
【００２１】図１、図８および図１０のレジスタを正極
性から負極性に置き換えたメモリモジュールの構成図
を、それぞれ図１３、図１４および図１５に示す。これ
ら実施例のメモリアクセスタイミングチャートは、図６
や図７において、レジスタ出力イネーブル信号（図中の
ｒｅｇｏｅ）の極性が逆となる以外、基本的に図６や図
７と同様である。
性から負極性に置き換えたメモリモジュールの構成図
を、それぞれ図１３、図１４および図１５に示す。これ
ら実施例のメモリアクセスタイミングチャートは、図６
や図７において、レジスタ出力イネーブル信号（図中の
ｒｅｇｏｅ）の極性が逆となる以外、基本的に図６や図
７と同様である。
【００２２】本発明のメモリモジュールの更に他の実施
例を図１６に示す。図１との相違点は、出力制御機能付
きレジスタ１０４−２〜１０４−ｎの出力イネーブル信
号入力ポートには新規に追加したレジスタ出力イネーブ
ル信号線ではなく、もともと存在するクロックイネーブ
ル信号線１０７を１：（Ｎ−１）の負荷数で接続してい
る点にある。即ち、レジスタ出力イネーブル信号線はク
ロックイネーブル信号線と同様に各メモリモジュール毎
に用意し、しかも、基本的に両者のタイミング関係は同
じであるため、クロックイネーブル信号線をレジスタ出
力イネーブル信号線に兼用しても同様の機能が実現でき
る。
例を図１６に示す。図１との相違点は、出力制御機能付
きレジスタ１０４−２〜１０４−ｎの出力イネーブル信
号入力ポートには新規に追加したレジスタ出力イネーブ
ル信号線ではなく、もともと存在するクロックイネーブ
ル信号線１０７を１：（Ｎ−１）の負荷数で接続してい
る点にある。即ち、レジスタ出力イネーブル信号線はク
ロックイネーブル信号線と同様に各メモリモジュール毎
に用意し、しかも、基本的に両者のタイミング関係は同
じであるため、クロックイネーブル信号線をレジスタ出
力イネーブル信号線に兼用しても同様の機能が実現でき
る。
【００２３】図１６の場合、図１のレジスタ出力イネー
ブル信号線１１１というのは不要であるため、従来のメ
モリモジュールに対して部品の載せ替えおよび信号線の
接続し直しが起こるだけで、ピンを追加するというよう
な変更はない。なお、図１６ではクロックイネーブル信
号線１０７のメモリモジュールのエッジとダンピング抵
抗間から信号分岐点をとっているが、ダンピング抵抗と
レジスタ間から信号分岐点をとってもよい。その構成図
を図１７に示す。もちろん各信号線にダンピング抵抗が
挿入されなければ図１６と図１７は同一のものである。
ブル信号線１１１というのは不要であるため、従来のメ
モリモジュールに対して部品の載せ替えおよび信号線の
接続し直しが起こるだけで、ピンを追加するというよう
な変更はない。なお、図１６ではクロックイネーブル信
号線１０７のメモリモジュールのエッジとダンピング抵
抗間から信号分岐点をとっているが、ダンピング抵抗と
レジスタ間から信号分岐点をとってもよい。その構成図
を図１７に示す。もちろん各信号線にダンピング抵抗が
挿入されなければ図１６と図１７は同一のものである。
【００２４】図１６で示したレジスタのタイプを図９の
タイプに変更して両側で終端した場合のメモリモジュー
ルの構成図を図１８に示す。また、この図１８に対し、
図１７同様にクロックイネーブル信号線の分岐点をダン
ピング抵抗とレジスタ間に設定した場合のメモリモジュ
ールの構成図を図１９に示す。更に、レジスタ出力信号
線を片側で終端した場合のメモリモジュールの構成図を
図２０と図２１に示す。
タイプに変更して両側で終端した場合のメモリモジュー
ルの構成図を図１８に示す。また、この図１８に対し、
図１７同様にクロックイネーブル信号線の分岐点をダン
ピング抵抗とレジスタ間に設定した場合のメモリモジュ
ールの構成図を図１９に示す。更に、レジスタ出力信号
線を片側で終端した場合のメモリモジュールの構成図を
図２０と図２１に示す。
【００２５】本発明のメモリモジュールの更に他の実施
例を図２２に示す。図１６および図１７との相違点は、
出力制御機能付きレジスタ１０４−２〜１０４−ｎの出
力イネーブル信号入力ポートには、メモリモジュール１
０１に入力されるクロックイネーブル信号線１０７もし
くはダンピング抵抗通過後のクロックイネーブル信号線
を接続するものではなく、クロックイネーブル信号線１
０７が入力されるレジスタ１０４−１の出力信号線を接
続する点にある。この場合、クロックイネーブル信号線
の負荷数は図１と同じであるために、メモリモジュール
とメモリコントローラ間のタイミング設計が容易とな
る。クロックイネーブル信号線のレジスタ出力の負荷数
はｍ個から（ｍ＋ｎ）個に増大するが、メモリモジュー
ル内で閉じている話のためタイミング設計は難しくな
い。
例を図２２に示す。図１６および図１７との相違点は、
出力制御機能付きレジスタ１０４−２〜１０４−ｎの出
力イネーブル信号入力ポートには、メモリモジュール１
０１に入力されるクロックイネーブル信号線１０７もし
くはダンピング抵抗通過後のクロックイネーブル信号線
を接続するものではなく、クロックイネーブル信号線１
０７が入力されるレジスタ１０４−１の出力信号線を接
続する点にある。この場合、クロックイネーブル信号線
の負荷数は図１と同じであるために、メモリモジュール
とメモリコントローラ間のタイミング設計が容易とな
る。クロックイネーブル信号線のレジスタ出力の負荷数
はｍ個から（ｍ＋ｎ）個に増大するが、メモリモジュー
ル内で閉じている話のためタイミング設計は難しくな
い。
【００２６】図２２で示したレジスタのタイプを図９の
タイプに変更して両側を終端した場合のメモリモジュー
ルの構成図を図２３に示す。また、レジスタ出力信号線
を片側で終端した場合のメモリモジュールの構成図を図
２４に示す。
タイプに変更して両側を終端した場合のメモリモジュー
ルの構成図を図２３に示す。また、レジスタ出力信号線
を片側で終端した場合のメモリモジュールの構成図を図
２４に示す。
【００２７】上記実施例では、レジスタの“Ｌ”固定と
なるものを使用しているが、レジスタの出力値が“Ｈ”
固定となるものを用いても構成可能である。
なるものを使用しているが、レジスタの出力値が“Ｈ”
固定となるものを用いても構成可能である。
【００２８】また、新規に追加するレジスタ出力イネー
ブル信号の本数はメモリモジュール上のレジスタの個数
がｎ個の場合（ｎ−１）本使用しているが、本数を１本
にしてメモリモジュール上で１：（ｎ−１）の負荷数で
接続してもよいし、本数を１本から（ｎ−１）本の間に
設定し、（ｎ−１）個のレジスタには必ず接続されるよ
うにしてもよい。
ブル信号の本数はメモリモジュール上のレジスタの個数
がｎ個の場合（ｎ−１）本使用しているが、本数を１本
にしてメモリモジュール上で１：（ｎ−１）の負荷数で
接続してもよいし、本数を１本から（ｎ−１）本の間に
設定し、（ｎ−１）個のレジスタには必ず接続されるよ
うにしてもよい。
【００２９】また、上記実施例では、クロック信号線、
クロックイネーブル信号線およびチップセレクト信号線
のビット数を１にしているが、負荷分散のために同じ意
味（信号線のＬ、Ｈのタイミングが同一）となる複数の
信号線を用意してもよい。
クロックイネーブル信号線およびチップセレクト信号線
のビット数を１にしているが、負荷分散のために同じ意
味（信号線のＬ、Ｈのタイミングが同一）となる複数の
信号線を用意してもよい。
【００３０】さらに、クロックイネーブル信号線とチッ
プセレクト信号線の性質から、図１６から図２４の構成
において、クロックイネーブル信号線やそのレジスタ出
力信号線ではなく、チップセレクト信号線やそのレジス
タ出力信号線を、出力制御機能付きレジスタ１０４−２
〜１０４−ｎや８０４−２〜８０４−ｎの出力イネーブ
ル信号入力ポートに接続して、該レジスタを制御するよ
うにしてもよい。
プセレクト信号線の性質から、図１６から図２４の構成
において、クロックイネーブル信号線やそのレジスタ出
力信号線ではなく、チップセレクト信号線やそのレジス
タ出力信号線を、出力制御機能付きレジスタ１０４−２
〜１０４−ｎや８０４−２〜８０４−ｎの出力イネーブ
ル信号入力ポートに接続して、該レジスタを制御するよ
うにしてもよい。
【００３１】
【発明の効果】以上説明したように、本発明では、メモ
リモジュール上のレジスタを出力制御機能付きレジスタ
へ変更し、メモリアクセスが発生していないときに該レ
ジスタの出力値を固定することにより、レジスタでの消
費電力を抑えることが可能である。
リモジュール上のレジスタを出力制御機能付きレジスタ
へ変更し、メモリアクセスが発生していないときに該レ
ジスタの出力値を固定することにより、レジスタでの消
費電力を抑えることが可能である。
【図１】本発明のメモリモジュールの一実施例の構成図
である。
である。
【図２】従来のレジスタドタイプのメモリモジュールの
構成図である。
構成図である。
【図３】図２のメモリモジュール内のタイミングチャー
トである。
トである。
【図４】図２のメモリモジュールをバス接続したときの
タイミングチャートである。
タイミングチャートである。
【図５】図１の実施例の出力制御機能付きレジスタの真
理値表である。
理値表である。
【図６】図１のメモリモジュールのタイミングチャート
である。
である。
【図７】図１のメモリモジュールの別のタイミングチャ
ートである。
ートである。
【図８】本発明のメモリモジュールの他の実施例の構成
図である。
図である。
【図９】図８の実施例の出力制御機能付きレジスタの真
理値表である。
理値表である。
【図１０】本発明のメモリモジュールの更に他の実施例
の構成図である。
の構成図である。
【図１１】図５の出力イネーブル信号負極性版レジスタ
の真理値表である。
の真理値表である。
【図１２】図９の出力イネーブル信号負極性版レジスタ
の真理値表である。
の真理値表である。
【図１３】図１のレジスタを図１１のレジスタで置き換
えたメモリモジュールの構成図である。
えたメモリモジュールの構成図である。
【図１４】図８のレジスタを図１２のレジスタで置き換
えたメモリモジュールの構成図である。
えたメモリモジュールの構成図である。
【図１５】図９のレジスタを図１２のレジスタで置き換
えたメモリモジュールの構成図である。
えたメモリモジュールの構成図である。
【図１６】本発明のメモリモジュールの更に他の実施例
の構成図である。
の構成図である。
【図１７】図１６の信号分岐点を変更したメモリモジュ
ールの構成図である。
ールの構成図である。
【図１８】図１６のレジスタを図８のレジスタで置き換
えたメモリモジュールの構成図である。
えたメモリモジュールの構成図である。
【図１９】図１７のレジスタを図８のレジスタで置き換
えたメモリモジュールの構成図である。
えたメモリモジュールの構成図である。
【図２０】図１６のレジスタを図８のレジスタで置き換
えたメモリモジュールの構成図である。
えたメモリモジュールの構成図である。
【図２１】図１７のレジスタを図８のレジスタで置き換
えたメモリモジュールの構成図である。
えたメモリモジュールの構成図である。
【図２２】本発明のメモリモジュールの更に他の実施例
の構成図である。
の構成図である。
【図２３】図２２のレジスタを図８のレジスタで置き換
えたメモリモジュールの構成図である。
えたメモリモジュールの構成図である。
【図２４】図２２のレジスタを図８のレジスタで置き換
えたメモリモジュールの構成図である。
えたメモリモジュールの構成図である。
【図２５】メモリモジュールがバスにより複数接続され
たメモリシステムのブロック図である。
たメモリシステムのブロック図である。
１００ メモリコントローラ １０１ メモリモジュール １０２−１〜１０２ｍ 省消費電力対応型同期型メモリ
デバイス １０３ ＰＬＬ回路 １０４−１〜１０４ｎ 出力イネーブル制御機能付きレ
ジスタ １０５ データ信号線 １０６ クロック信号線 １０７ クロックイネーブル信号線 １０８ チップセレクト信号線 １０９ アドレス信号線 １１０ コマンド信号線 １１１ レジスタ出力イネーブル信号線 １１２ ダンピング抵抗
デバイス １０３ ＰＬＬ回路 １０４−１〜１０４ｎ 出力イネーブル制御機能付きレ
ジスタ １０５ データ信号線 １０６ クロック信号線 １０７ クロックイネーブル信号線 １０８ チップセレクト信号線 １０９ アドレス信号線 １１０ コマンド信号線 １１１ レジスタ出力イネーブル信号線 １１２ ダンピング抵抗
Claims (3)
- 【請求項１】 複数の省消費電力対応型メモリデバイス
と、前記メモリデバイスへの信号をバッファリングする
ための複数のレジスタを備える省消費電力型メモリモジ
ュールにおいて、 前記レジスタの少なくとも一部のレジスタを出力制御機
能付きレジスタで構成するとともに、前記出力制御機能
付きレジスタの出力値を制御するための信号線を有する
ことを特徴とする省消費電力型メモリモジュール。 - 【請求項２】 請求項１記載の省消費電力型メモリモジ
ュールにおいて、メモリデバイスの消費電力を制御する
ための信号線が前記出力制御機能付きレジスタの出力値
を制御するための信号線を兼ねることを特徴とする省消
費電力型メモリモジュール。 - 【請求項３】 請求項１記載の省消費電力型メモリモジ
ュールにおいて、チップセレクト信号線が前記出力制御
機能付きレジスタの出力値を制御するための信号線を兼
ねることを特徴とする省消費電力型メモリモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000178105A JP4717983B2 (ja) | 2000-06-14 | 2000-06-14 | 省消費電力型メモリモジュール及び計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000178105A JP4717983B2 (ja) | 2000-06-14 | 2000-06-14 | 省消費電力型メモリモジュール及び計算機システム |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001357672A true JP2001357672A (ja) | 2001-12-26 |
| JP2001357672A5 JP2001357672A5 (ja) | 2007-07-26 |
| JP4717983B2 JP4717983B2 (ja) | 2011-07-06 |
Family
ID=18679592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000178105A Expired - Fee Related JP4717983B2 (ja) | 2000-06-14 | 2000-06-14 | 省消費電力型メモリモジュール及び計算機システム |
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| Country | Link |
|---|---|
| JP (1) | JP4717983B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004003758A1 (ja) * | 2002-07-01 | 2004-01-08 | Hitachi, Ltd. | 方向性結合式バスシステム |
| JP2010160722A (ja) * | 2009-01-09 | 2010-07-22 | Kawasaki Microelectronics Inc | メモリ制御回路 |
| JP2012198749A (ja) * | 2011-03-22 | 2012-10-18 | Nec Corp | 情報処理装置、その制御方法およびプログラム |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51128234A (en) * | 1975-04-30 | 1976-11-09 | Toshiba Corp | Mos-type semi-conductor memory |
| JPS5891591A (ja) * | 1981-11-27 | 1983-05-31 | Toshiba Corp | 半導体メモリのパワ−セ−ブ方式 |
| JPS61105795A (ja) * | 1984-10-29 | 1986-05-23 | Nec Corp | メモリ回路 |
| JPS63239691A (ja) * | 1980-02-04 | 1988-10-05 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリバッファ |
| JPH01201890A (ja) * | 1988-02-05 | 1989-08-14 | Fujitsu Ltd | リード・オンリ・メモリ制御回路 |
| JPH0377158A (ja) * | 1989-08-18 | 1991-04-02 | Mitsubishi Electric Corp | マイクロプロセッサ |
| JPH10333881A (ja) * | 1997-06-04 | 1998-12-18 | Nec Corp | ステートマシン |
| JPH1186526A (ja) * | 1997-09-12 | 1999-03-30 | Nec Eng Ltd | メモリ制御装置 |
| JP2000195287A (ja) * | 1998-12-28 | 2000-07-14 | Hitachi Ltd | シフトレジスタ及びシリアル／パラレル変換回路並びに通信用ｌｓｉ |
-
2000
- 2000-06-14 JP JP2000178105A patent/JP4717983B2/ja not_active Expired - Fee Related
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51128234A (en) * | 1975-04-30 | 1976-11-09 | Toshiba Corp | Mos-type semi-conductor memory |
| JPS63239691A (ja) * | 1980-02-04 | 1988-10-05 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリバッファ |
| JPS5891591A (ja) * | 1981-11-27 | 1983-05-31 | Toshiba Corp | 半導体メモリのパワ−セ−ブ方式 |
| JPS61105795A (ja) * | 1984-10-29 | 1986-05-23 | Nec Corp | メモリ回路 |
| JPH01201890A (ja) * | 1988-02-05 | 1989-08-14 | Fujitsu Ltd | リード・オンリ・メモリ制御回路 |
| JPH0377158A (ja) * | 1989-08-18 | 1991-04-02 | Mitsubishi Electric Corp | マイクロプロセッサ |
| JPH10333881A (ja) * | 1997-06-04 | 1998-12-18 | Nec Corp | ステートマシン |
| JPH1186526A (ja) * | 1997-09-12 | 1999-03-30 | Nec Eng Ltd | メモリ制御装置 |
| JP2000195287A (ja) * | 1998-12-28 | 2000-07-14 | Hitachi Ltd | シフトレジスタ及びシリアル／パラレル変換回路並びに通信用ｌｓｉ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004003758A1 (ja) * | 2002-07-01 | 2004-01-08 | Hitachi, Ltd. | 方向性結合式バスシステム |
| JP2010160722A (ja) * | 2009-01-09 | 2010-07-22 | Kawasaki Microelectronics Inc | メモリ制御回路 |
| JP2012198749A (ja) * | 2011-03-22 | 2012-10-18 | Nec Corp | 情報処理装置、その制御方法およびプログラム |
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| Publication number | Publication date |
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| JP4717983B2 (ja) | 2011-07-06 |
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