JPH0377158A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH0377158A JPH0377158A JP1213546A JP21354689A JPH0377158A JP H0377158 A JPH0377158 A JP H0377158A JP 1213546 A JP1213546 A JP 1213546A JP 21354689 A JP21354689 A JP 21354689A JP H0377158 A JPH0377158 A JP H0377158A
- Authority
- JP
- Japan
- Prior art keywords
- address latch
- address
- signal
- microprocessor
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 230000002093 peripheral effect Effects 0.000 claims abstract description 4
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はアドレスとデータをマルチプレクスして入出力
する端子と、アドレスとデータを分離するためのアドレ
スラッチ信号を出力する端子を備えたマイクロプロセッ
サに関する。
する端子と、アドレスとデータを分離するためのアドレ
スラッチ信号を出力する端子を備えたマイクロプロセッ
サに関する。
［従来の技術］
従来のアドレスとデータをマルチプレクスして入出力す
るマイクロプロセッサは、マイクロプロセッサと接続さ
れた例えば、半導体記憶回路に対してアドレスを出力す
る際にアドレスをラッチさせる必要がないバスアイドル
サイクルやリードモディファイライト命令実行時の、バ
スアイドルサイクルや、ライトサイクルにもアドレスラ
ッチ信号を出力している。
るマイクロプロセッサは、マイクロプロセッサと接続さ
れた例えば、半導体記憶回路に対してアドレスを出力す
る際にアドレスをラッチさせる必要がないバスアイドル
サイクルやリードモディファイライト命令実行時の、バ
スアイドルサイクルや、ライトサイクルにもアドレスラ
ッチ信号を出力している。
第４図は従来のマイクロプロセッサが一般の命令（リー
ドモディファイライト命令を除く）を実行している時の
アドレスバスにつながる端子と、アドレスとデータのマ
ルチプレクスされた端子の入出力の様子、及びアドレス
ラッチ信号とメモリサイクルを示した図である。
ドモディファイライト命令を除く）を実行している時の
アドレスバスにつながる端子と、アドレスとデータのマ
ルチプレクスされた端子の入出力の様子、及びアドレス
ラッチ信号とメモリサイクルを示した図である。
図において、１はアドレスバスにつながる端子の状態、
２はアドレスとデータがマルチプレクスされた端子の状
態、３はアドレスラッチ信号の状態、４はバスサイクル
を示す。
２はアドレスとデータがマルチプレクスされた端子の状
態、３はアドレスラッチ信号の状態、４はバスサイクル
を示す。
メモリサイクルがバスアイドルサイクルの時には、マイ
クロプロセッサは内部で処理を行っており、外部にアド
レス及びアドレスラッチ信号を出力する必要はない。
クロプロセッサは内部で処理を行っており、外部にアド
レス及びアドレスラッチ信号を出力する必要はない。
第５図は従来のマイクロプロセッサがリードモディファ
イライト命令を実行している場合の図である。
イライト命令を実行している場合の図である。
バスアイドルサイクルでアドレスラッチ信号を出力する
必要がないことは第４図の場合と同様である。
必要がないことは第４図の場合と同様である。
更に、ライトサイクルで出力されるアドレスは、リード
サイクルで既に出力されたアドレスと同じものであり、
これはリードサイクルで既にラッチされているので、再
びラッチするためにアドレスラッチ信号を出力する必要
はない。
サイクルで既に出力されたアドレスと同じものであり、
これはリードサイクルで既にラッチされているので、再
びラッチするためにアドレスラッチ信号を出力する必要
はない。
［発明が解決しようとする課題］
従来のマイクロプロセッサを利用したシステムの図を第
６図に示す。
６図に示す。
図において、５はマイクロプロセッサ、６はラッチ回路
、７はメモリ回路である。
、７はメモリ回路である。
マイクロプロセッサが不必要なアドレスラッチ信号を発
生する度に、ラッチ回路は不必要なラッチ動作をくり返
ず。
生する度に、ラッチ回路は不必要なラッチ動作をくり返
ず。
一般にＣＭＯ５回路は遷移状態で電力を多く消費するの
で、従来のマイクロプロセッサを使ったシステムでは、
マイクロプロセッサの不必要なアドレスラッチ信３の出
力はシステムの消費電力の増大を引き起こす原因になっ
ていた。
で、従来のマイクロプロセッサを使ったシステムでは、
マイクロプロセッサの不必要なアドレスラッチ信３の出
力はシステムの消費電力の増大を引き起こす原因になっ
ていた。
本発明は上記のような問題点を解消するために為された
もので、システムの消費電力の増大を防ぐマイクロプロ
セッサを得ることを目的とする。
もので、システムの消費電力の増大を防ぐマイクロプロ
セッサを得ることを目的とする。
［課題を解決するための手段］
本発明に係るマイクロプロセッサは、アドレスバスにつ
ながる複数の外部端子、データバスにつながる複数の外
部端子を備え、これらの外部端子の一部が、アドレスと
データをマルチプレクスして入出力する共通の端子とな
っており、更にアドレスとデータを分離するためのアド
レスラッチ信号を出力する外部端子となっており、外部
に接続された周辺半導体回路がアドレスをラッチする必
要がない場合にアドレスラッチ信号を出力しなしように
したものである。
ながる複数の外部端子、データバスにつながる複数の外
部端子を備え、これらの外部端子の一部が、アドレスと
データをマルチプレクスして入出力する共通の端子とな
っており、更にアドレスとデータを分離するためのアド
レスラッチ信号を出力する外部端子となっており、外部
に接続された周辺半導体回路がアドレスをラッチする必
要がない場合にアドレスラッチ信号を出力しなしように
したものである。
［作用］
本発明におけるマイクロプロセッサは、アドレスラッチ
が不必要な場合にはアドレスラッチ信号を出力しないの
で、マイクロプロセッサに接続されたラッチ回路が不必
要なラッチ動作をすることがないので、この動作に起因
する消費電力の増大を防ぐことができる。
が不必要な場合にはアドレスラッチ信号を出力しないの
で、マイクロプロセッサに接続されたラッチ回路が不必
要なラッチ動作をすることがないので、この動作に起因
する消費電力の増大を防ぐことができる。
［実施例］
以下、本発明の一実施例を図について説明する。
本発明に係るマイクロプロセッサにおいてアドレスラッ
チ信号を不必要な時に出力させない様に；５４制御する
回路は、例えば第１図のようにして実現できる。
チ信号を不必要な時に出力させない様に；５４制御する
回路は、例えば第１図のようにして実現できる。
図において、８は従来のマイクロプロセッサのアドレス
ラッチ信号、９はバスアイドルサイクルでＨｉｇｈにな
る信号、１０はリードモディファイライト命令で旧ｇｈ
になる信号、１１は読み出す時にＨｉｇｈ、書き込む時
にＬＯＷになる信号である。
ラッチ信号、９はバスアイドルサイクルでＨｉｇｈにな
る信号、１０はリードモディファイライト命令で旧ｇｈ
になる信号、１１は読み出す時にＨｉｇｈ、書き込む時
にＬＯＷになる信号である。
第２図はマイクロプロセッサが一般の命令を実行してい
る時のアドレスバスにつながる端子と、アドレスとデー
タがマルチプレクスされた端子と、アドレスラッチ信号
及びメモリサイクルを示す。
る時のアドレスバスにつながる端子と、アドレスとデー
タがマルチプレクスされた端子と、アドレスラッチ信号
及びメモリサイクルを示す。
第３図はリードモディファイライト命令を実行している
場合である。
場合である。
［発明の効果コ
以上のように本発明によれば、外部に接続された周辺半
導体回路がアドレスをラッチする必要がないときアドレ
スラッチ信号を発生しないので、不必要なアドレスラッ
チ動作によるシステムの消費電力の増大を防ぐことがで
きる。
導体回路がアドレスをラッチする必要がないときアドレ
スラッチ信号を発生しないので、不必要なアドレスラッ
チ動作によるシステムの消費電力の増大を防ぐことがで
きる。
【図面の簡単な説明】
第１図は本発明に係るマイクロプロセッサのアドレスラ
ッチ信号の制御回路の図、第２図、第３図は本発明に係
るマイクロプロセッサが一般の命令及びリートモディフ
ァイライト命令を実行している場合のアドレスバスにつ
ながる端子、アドレスとデータがマルチプレクスされた
端子、アドレスラッチ信号、バスサイクル図、第４図、
第５図は従来のマイクロプロセッサが一般の命令及びリ
ードモディファイライト命令を実行している場合のアド
レスバスにつながる端子、アドレスとデータがマルチプ
レクスされた端子、アドレスラッチ信号、バスサイクル
の図、第６図は従来のマイクロプロセッサを利用したシ
ステムの図である。 図において、１はアドレスバスにつながる端子の状態、
２はアドレスとデータがマルチプレックスされた端子の
状態、３はアドレスラッチ信号の状態、４はバスサイク
ル、８はマイクロプロセッサのアドレスラッチ信号、９
はバスアイドルサイクルで旧ｇｈになる信号、１０はリ
ードモディファイライト命令でＨｉｇｈになる信号、１
１は読み出す時Ｈｉｇｈ、書き込む時Ｌｏｗになる信号
を示す。 なお、図中、同一符号は同一、または相当部分を示す。
ッチ信号の制御回路の図、第２図、第３図は本発明に係
るマイクロプロセッサが一般の命令及びリートモディフ
ァイライト命令を実行している場合のアドレスバスにつ
ながる端子、アドレスとデータがマルチプレクスされた
端子、アドレスラッチ信号、バスサイクル図、第４図、
第５図は従来のマイクロプロセッサが一般の命令及びリ
ードモディファイライト命令を実行している場合のアド
レスバスにつながる端子、アドレスとデータがマルチプ
レクスされた端子、アドレスラッチ信号、バスサイクル
の図、第６図は従来のマイクロプロセッサを利用したシ
ステムの図である。 図において、１はアドレスバスにつながる端子の状態、
２はアドレスとデータがマルチプレックスされた端子の
状態、３はアドレスラッチ信号の状態、４はバスサイク
ル、８はマイクロプロセッサのアドレスラッチ信号、９
はバスアイドルサイクルで旧ｇｈになる信号、１０はリ
ードモディファイライト命令でＨｉｇｈになる信号、１
１は読み出す時Ｈｉｇｈ、書き込む時Ｌｏｗになる信号
を示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 アドレスバスにつながる複数の外部端子と、データバス
につながる複数の外部端子を備え、これらの外部端子の
一部がアドレスとデータをマルチプレクスして入出力す
る共通の端子となっており、 更に前記アドレスとデータを分離するためのアドレスラ
ッチ信号を出力する外部端子を備えおり、 外部に接続された周辺半導体回路がアドレスをラッチす
る必要がない場合にアドレスラッチ信号を出力しないこ
とを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213546A JPH0377158A (ja) | 1989-08-18 | 1989-08-18 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213546A JPH0377158A (ja) | 1989-08-18 | 1989-08-18 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0377158A true JPH0377158A (ja) | 1991-04-02 |
Family
ID=16640989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213546A Pending JPH0377158A (ja) | 1989-08-18 | 1989-08-18 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0377158A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001357672A (ja) * | 2000-06-14 | 2001-12-26 | Hitachi Ltd | 省消費電力型メモリモジュール |
-
1989
- 1989-08-18 JP JP1213546A patent/JPH0377158A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001357672A (ja) * | 2000-06-14 | 2001-12-26 | Hitachi Ltd | 省消費電力型メモリモジュール |
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