JP2765837B2 - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
- Publication number
- JP2765837B2 JP2765837B2 JP62099869A JP9986987A JP2765837B2 JP 2765837 B2 JP2765837 B2 JP 2765837B2 JP 62099869 A JP62099869 A JP 62099869A JP 9986987 A JP9986987 A JP 9986987A JP 2765837 B2 JP2765837 B2 JP 2765837B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- input
- register
- processor module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、入出力ポートを構成するようなデータ入出
力回路に関し、例えば、プロセッサ機能を有する複数の
プロセッサモジュールに共用されるデータ入出力ポート
を備えたシングルチップマイクロコンピュータに適用し
て有効な技術に関するものである。 〔従来技術〕 従来のデータ入出力ポートは、昭和60年12月25日オー
ム社発行の「マイクロコンピュータハンドブック」P166
などに記載されているように、夫々のデータ入出力ピン
のような端子毎に出力データの所定ビットを蓄えるデー
タラッチ回路が設けられているが、１つのデータ入出力
ピンに対して１ビットのデータを蓄える機能しか備えて
いなかった。 〔発明が解決しようとする問題点〕 ところで、マイクロプロセッサが利用される応用分野
は多岐にわたっているが、全ての応用が必ずしも同じプ
ロセッサ機能を必要とするわけではない。１つのプロセ
ッサに全ての機能を持たせると、その汎用性は増すが１
つのプロセッサに対する負担が増大して処理効率の低下
やプロセッサの有する機能の利用効率低下を招く。この
ため、従来からデータ処理の基本機能を有する汎用デー
タプロセッサを中心に、必要に応じてプロセッサ機能を
有するプロセッサ機能拡張モジュールを設けてシステム
を構成する技術が利用されている。 斯るプロセッサ機能拡張モジュールとしては、例えば
汎用性を有する多機能なタイマカウンタのようなプロセ
ッサ機能を有する周辺回路が提供されている。 しかしながら、このようなプロセッサ機能拡張モジュ
ールと汎用データプロセッサが入出力ポートを共用する
とき、従来の入出力ポートでは、相互の入出力データの
衝突を避けるために、同時に同じ入出力ポートを利用す
ることができず、更には、プロセッサ機能拡張モジュー
ルと汎用データプロセッサとが相互に非同期でデータ処
理を行うような場合に、外部に出力すべきデータを後か
ら内部で確認することができない場合が生ずるという問
題点があった。 本発明の目的は、非同期で動作される複数のプロセッ
サモジュールが相互に独立して利用可能に共用すること
ができる多機能な入出力回路を提供することにある。 本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。 シングルチップマイクロコンピュータ（MCU）は、第
１プロセッサモジュール（TMCT）と、第２プロセッサモ
ジュール（CPU）と、前記第１プロセッサモジュールか
ら供給されるデータを保持する第１データレジスタ（DR
GST1）と、前記第２プロセッサモジュールから供給され
るデータを保持する第２データレジスタ（DRGST2）と、
第１コントロールレジスタ（CRGST1）と、第２コントロ
ールレジスタ（CRGST2）と、前記第２コントロールレジ
スタの出力によって制御される出力バッファ（DOBUF）
と、第１の入力バッファ（DIBUF1）と、前記第２プロセ
ッサモジュールに選択的に接続される第２の入力バッフ
ァ（DIBUF2）と、前記出力バッファの出力と前記第１及
び第２の入力バッファの出力が接続されるデータ入出力
端子（Pi）とを具備してなり、前記第１コントロールレ
ジスタ（CRGST1）の出力が第１の状態（１）の場合、前
記第１データレジスタ（DRGST1）の出力が前記出力バッ
ファ（DOBUF）に電気的に接続され、かつ前記第１の入
力バッファ（DIBUF1）の出力が前記第１プロセッサモジ
ュール（TMCT）と電気的に接続され、前記第１コトロー
ルレジスタ（CRGST1）の出力が第２の状態（０）の場
合、前記第２データレジスタ（DRGST2）の出力が前記出
力バッファ（DOBUF）に電気的に接続され、かつ前記第
１データレジスタ（DRGST1）の出力が前記第１プロセッ
サモジュール（TMCT）と電気的に接続されるものであ
る。 〔作 用〕 上記した手段によれば、第１プロセッサモジュール
（TMCT）、第２プロセッサモジュール（CPU）が第１デ
ータレジスタ（DRGST1）、第２データレジサモジュール
（CPU）が第１データレジスタ（DRGST1）、第２データ
レジスタ（DRGST2）に出力したデータをその後再びそれ
らの内部に取り込んで確認することができる。 〔実施例〕 第１図は本発明に斯るデータ入出力回路の１実施例を
示す回路図である。 第１図に示されるデータ入出力回路I/Oは、特に制限
されないが、第２図に示されるシングルチップマイクロ
コンピュータMCUの入出力ポートIOPに適用されている。
第２図に示されるシングルチップマイクロコンピュータ
MCUは、特に制限されないが、汎用データ処理のための
中央処理装置CPU、それ自体プロセッサ機能を有するタ
イマカウンタTMCT、及び入出力ポートIOPが代表的に夫
々内部バスIBUSに結合されてている。これらの機能モジ
ュールは、特に制限されないが、公知の半導体集積回路
製造技術によって１つの半導体基板に形成される。 上記タイマカウンタTMCTは、特に制限されないが、そ
れ自体プロセッサ機能を有し、中央処理装置CPUの負担
を軽減するものである。即ち、フリーランニングカウン
タ、コンパレータ、及び機能上固定的な各種レジスタを
用いたような従来のタイマカウンタは、パルス入力信号
の計数動作、中央処理装置や所定の周辺装置に対する計
数値データの出力動作、データの比較動作結果に応じた
所定のパルス出力動作などを行うが、出力パルスや入力
パルスのデューティー制御などに際しては、逐次中央処
理装置に割込み信号を発生してその制御に必要な各種制
御データなどを中央処理装置から受け取るようにされ
る。このように従来のタイマカウンタでは、頻繁に発生
する割込み要求によって中央処理装置の負担が大きくな
り、また、各種レジスタの機能が固定的であるためにそ
の動作の汎用性に欠ける。第２図に示されるタイマカウ
ンタはTMCTは、中央処理装置CPUによって設定されるマ
イクロプログラムでタイマカウンタTMCT全体の制御を司
るマイクロプログラム制御部μPC、マイクロプログラム
制御部μPCにおいて所定のシーケンスで読み出されるマ
イクロプログラムのデコード結果に従って各部の制御を
行う制御部CONT、制御部CONTから供給されるアドレス信
号及び制御部CONTとの間でやりとりされるデータに基づ
いて命令を実行する実行部EXECなどが設けられている。
実行部EXECには、計数動作や比較動作のために制御部CO
NTから供給されるデータがマイクロプログラム制御に基
づいてリード・ライト可能に保持される複数個の汎用レ
ジスタがファイル化されて成るレジスタファイルRGSTFI
L、及び制御部CONTから供給されるアドレス信号に基づ
いてレジスタファイルRGSTFILから読み出されたデータ
をマイクロプログラム制御に基づいて処理するためにコ
ンパレータ，インクリメンタ，デクリメンタなどとして
機能される算術論理ユニットALUなどが含まれている。 第２図において、入出力ポートIOPは内部バスIBUS及
びタイマカウンタTMCTに結合され、外部のシステムバス
に接続されている。この入出力ポートIOPは、特に制限
されないが、システムバスのビット数に対応されて16ビ
ットで構成され、16個のデータ入出力端子を有する。 第１図に示されるデータ入出力回路I/Oは、１つのデ
ータ入出力端子Piに対応する構成が代表的に示されてい
る。 データ入出力回路I/Oは、１ビットのデータを夫々保
持する第１データレジスタDRGST1及び第２データレジス
タDRGST2を有する。第２データレジスタDRGST2には、そ
のデータ入力端子Ｄを介して中央処理装置CPUから所定
の１ビットのデータが供給可能とされる。第２データレ
ジスタDRGST2に対するデータの入力制御は、中央処理装
置CPUから出力されるライトストローブ信号WS2cpuによ
って指示される。第１データレジスタDRGST1のデータ入
力端子には、Ｎチャンネル型MOSFETQ1を介してタイマカ
ウンタTMCTから所定の１ビットのデータが供給可能とさ
れ、且つ、Ｎチャンネル型MOSFETQ2を介して中央処理装
置CPUから所定の１ビットのデータが供給可能とされ
る。上記MOSFETQ1及びQ2は、中央処理装置CPUから出力
される選択信号SELによって相補的にスイッチ制御され
る。第１データレジスタDRGST1のデータ入力制御用の制
御端子Ｃには、上記MOSFETQ1と同相でスイッチ制御され
るＮチャンネル型MOSFETQ3を介してタイマカウンタTMCT
からライトストローブ信号WStmctが供給され、また、上
記MOSFETQ2と同相でスイッチ制御されるＮチャンネル型
MOSFETQ4を介して中央処理装置CPUからライトストロー
ブ信号WS1cpuが供給される。 上記第１データレジスタDRGST1のデータ出力端子Ｑは
スイッチ素子としてのＮチャンネル型MOSFETQ5を介して
出力バッファDOBUFの入力端子に結合され、また、第２
データレジスタDRGST2のデータ出力端子Ｑはスイッチ素
子としてのＮチャンネル型MOSFETQ6を介して出力バッフ
ァDOBUFの入力端子に結合される。MOSFETQ5及びQ6は、
中央処理装置CPUから供給される制御ビットを保持する
第１コントロールレジスタCRGST1の出力信号に基づいて
相補的にスイッチ制御される。このコントロールレジス
タCRGST1に対する制御ビットの入力制御は中央処理装置
CPUから供給されるライトストローブ信号WS3cpuによっ
て制御され、また、その保持データを初期状態に戻すリ
セット動作は中央処理装置CPUから供給されるリセット
信号RESET1によって指示される。上記出力バッファDOBU
Fは、中央処理装置CPUから供給される制御ビットを保持
する第２コントロールレジスタCRGST2の出力信号に基づ
いて動作状態が制御される。例えば、この出力バッファ
DOBUFは、第２コントロールレジスタCRGST2の出力信号
がハイレベルの場合には、入力信号レベルに応じて出力
可能な状態に制御され、また、それがロウレベルにされ
ると、高出力インピーダンス状態にされてデータを出力
不可能な状態に制御される。この第２コントロールレジ
スタCRGST2に対する制御ビットの入力制御は、中央処理
装置CPUから供給されるライトストローブ信号WS4cpuに
よって制御され、また、その保持データを初期状態に戻
すリセット動作は中央処理装置CPUから供給されるリセ
ット信号RESET2によって指示される。 データ入力端子Piは上記出力バッファDOBUFの出力端
子に結合され、更に、一対の入力バッファDIBUF1及びDI
BUF2の入力端子に結合される。一方の入力バッファDIBU
F1の出力端子は、Ｎチャンネル型MOSFETQ7を介してタイ
マカウンタTMCTのデータ入力端子に結合されている。こ
のMOSFETQ7は上記MOSFETQ5と同相でスイッチ制御され
る。MOSFETQ7からタイマカウンタTMCTのデータ入力端子
に至る経路は、上記MOSFETQ6と同相でスイッチ制御され
るＮチャンネル型のMOSFETQ8を介して前記第１データレ
ジスタDRGSR1のデータ出力端子Ｑに結合されている。他
方の入力バッファDIBUF2はＮチャンネル型MOSFETQ9を介
して中央処理装置CPUのデータ入出力端子に結合されて
いる。このMOSFETQ9は、中央処理装置CPUから供給され
るリードストローブ信号RSによってその動作が制御され
るようになっている。 このデータ入出力回路I/Oにおいて、データの入力動
作が選択されるときは、第２コントロールレジスタCRGS
T2から出力される制御信号がロウレベルにされ、それに
よって、データ出力バッファ回路DOBUFは高出力インピ
ーダンス状態に制御される。外部からの入力データが中
央処理装置CPUに供給されるときは、リードストローブ
信号RSがハイレベルにされ、それによってオン状態に制
御されるMOSFETQ9を介して所定のデータが中央処理装置
に供給される。また、外部からの入力データがタイマカ
ウンタTMCTに供給されるときは、第１コントロールレジ
スタCRGST2の出力データがハイレベルにされ、それによ
ってオン状態に制御されるMOSFETQ7を介して所定のデー
タがタイマカウンタTMCTに供給される。MOSFETQ7がオン
状態にされるときは、MOSFETQ8はオフ状態に制御されて
るから、入力バッファDIBUFからタイマカウンタTMCTに
供給されるべきデータが、第１データレジスタDRGST1の
出力データに影響されることはない。 前記第２データレジスタDRGST2は中央処理装置CPUか
ら供給されるデータだけをラッチするが、第１データレ
ジスタDRGST1は、選択信号SELがハイレベルに制御され
ることに呼応してタイマカウンタTMCTから出力されるデ
ータをラッチすることができると共に、その選択信号SE
Lがロウレベルに制御されることに呼応して中央処理装
置CPUから出力されるデータをラッチすることができる
ように、そのラッチ可能なデータを選択することができ
る。 このデータ入出力回路I/Oにおいて、データの出力動
作が選択されるときは、第２コントロールレジスタCRGS
T2から出力される制御信号がハイレベルにされ、それに
よって、データ出力バッファ回路DOBUFはそれに入力さ
れるデータのレベルに応じて所定レベルの出力をデータ
入出力端子Piに与え得るように制御される。 先ずこのとき、第１データレジスタDRGST1のラッチデ
ータが外部に出力されるときは、第１コントロールレジ
スタCRGST1の出力信号がハイレベルにされて、MOSFETQ5
がオン状態に制御されることによって、当該第１データ
レジスタDRGST1のラッチデータが外部に出力される。斯
るデータの出力動作状態においては、MOSFETQ7がMOSFET
Q5と同相でオン状態に制御されるから、タイマカウンタ
TMCTは、第１データレジスタDRGST1にラッチされている
データをその出力動作に同期させて必要に応じ内部に取
り込んで、そのレベルを確認することができる。また、
このとき、中央処理装置CPUが、第１データレジスタDRG
ST1にラッチされているデータをその出力動作に同期さ
せて内部に取り込んで、そのレベルを確認する必要があ
る場合には、リードストローブ信号RSによってMOSFETQ9
をオン動作させる。更に、斯るデータの出力動作状態に
おいては、MOSFETQ6はオフ状態にされているから、中央
処理装置CPUは、第１データレジスタDRGST1にラッチさ
れているデータの外部出力動作とは無関係に、第２デー
タレジスタDRGST2に対しするデータの出力動作を行うこ
とができる。 また、データの外部出力動作可能な状態において、第
２データレジスタDRGST2のラッチデータが外部に出力さ
れるときは、第１コントロールレジスタCRGST1の出力信
号がロウレベルにされて、MOSFETQ6がオン状態に制御さ
れることにより、当該第２データレジスタDRGST2のラッ
チデータが外部に出力される。斯るデータの出力動作状
態においては、MOSFETQ8がMOSFETQ6と同相でオン状態に
制御されるから、タイマカウンタTMCTは、第１データレ
ジスタDRGST1にラッチされているデータをその出力動作
とは無関係に必要に応じ内部に取り込んで、そのレベル
を確認することができる。しかもこのとき、出力バッフ
ァDOBUFを高出力インピーダンス状態に制御しておけ
ば、データの出力動作を伴うことなく、第１データレジ
スタDRGST1のラッチデータをタイマカウンタTMCTで確認
することができる。また、このとき、中央処理装置CP
が、第２データレジスタDRGST2にラッチされているデー
タをその出力動作に同期させて内部に取り込んで、その
レベルを確認する必要がある場合には、リードストロー
ブ信号RSによってMOSFETQ9をオン動作させる。更に、斯
るデータの出力動作状態においては、MOSFETQ5はオフ状
態にされているから、中央処理装置CPU又はタイマカウ
ンタTMCTは、第２データレジスタDRGST2にラッチされて
いるデータの外部出力動作とは無関係に、第１データレ
ジスタDRGST1に対しするデータの出力動作を行うことが
できる。 上記実施例によれば以下の作用効果を得るものであ
る。 （１）MOSFETQ5及びQ6が相補的にスイッチ制御されるこ
とにより、中央処理装置CPU及びタイマカウンタTMCTは
相互に独立して夫々に対応するデータレジスタDRGST1及
びDREGST2に必要なデータを保持させることができる。 （２）タイマカウンタTMCT,中央処理装置CPUが第１デー
タレジスタDRGST1,第２データレジスタDRGST2に出力し
たデータをその後で再びそれらの内部に取り込んで確認
することができる。 （３）上記作用効果（２）より、タイマカウンタTMCTや
中央処理装置CPUが一旦出力したデータを内部で記憶す
ることができないという事情の下で、その一旦出力して
データレジスタに保持されているデータのレベルが、次
のデータ処理ステップで出力すべきデータのレベルと一
致している場合には、それを確認することができること
により、同一レベルのデータを出力するという動作を省
略することが可能になり、それによって、タイマカウン
タTMCTや中央処理装置CPUにおける所定の命令の実行速
度を向上させることができる。 （４）MOSFETQ8を介するバイパス経路によって、データ
の出力動作を介することなく必要に応じた任意のタイミ
ングで第１データレジスタDRGST1に保持されているデー
タを確認することができる。 （５）上記各作用効果より、非同期で動作されるタイマ
カウンタTMCT及び中央処理装置CPUが相互に独立して利
用可能に共用することができる多機能化をデータ入出力
回路I/Oにおいて達成することができる。 以上本発明者によって成された発明を実施例に基づい
て具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更することができる。 例えば、上記実施例では２つのプロセッサモジュール
によって共用されるデータ入出力回路I/Oについて説明
したが、３つ以上のプロセッサモジュールによって１つ
のデータ入出力回路を共用させるようにしてもよい。ま
た、プロセッサモジュールは、中央処理装置とプロセッ
サ機能を有するタイマカウンタに限定されず、プロセッ
サ機能を有する各種のプロセッサ機能拡張用周辺装置な
どに変更することができる。 以上の説明では本発明をその背景となった利用分野で
あるプロセッサ機能を有する複数のプロセッサモジュー
ルが含まれたシングルチップマイクロコンピュータに適
用した場合について説明したが、本発明はそれに限定さ
れるものではなく、周辺装置として独立の入出力回路な
どにも適用することができる。本発明は、少なくとも複
数のプロセッサモジュールによって共用され得る条件の
データ入出力技術に適用可能である。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。 すなわち、第１プロセッサモジュールから供給される
デターを保持する第１データレジスタと、第２プロセッ
サモジュールから供給されるデータを保持する第２デー
タレジスタとの出力を、データ入出力端子に選択的に供
給可能とするから、第１及び第２プロセッサモジュール
は相互に独立して夫々に対応するデータレジスタに必要
なデータを保持させておくことができることにより、非
同期で動作される複数のプロセッサモジュールが相互に
独立して利用可能に共用することができる多機能化を入
出力回路において達成させることができる。
力回路に関し、例えば、プロセッサ機能を有する複数の
プロセッサモジュールに共用されるデータ入出力ポート
を備えたシングルチップマイクロコンピュータに適用し
て有効な技術に関するものである。 〔従来技術〕 従来のデータ入出力ポートは、昭和60年12月25日オー
ム社発行の「マイクロコンピュータハンドブック」P166
などに記載されているように、夫々のデータ入出力ピン
のような端子毎に出力データの所定ビットを蓄えるデー
タラッチ回路が設けられているが、１つのデータ入出力
ピンに対して１ビットのデータを蓄える機能しか備えて
いなかった。 〔発明が解決しようとする問題点〕 ところで、マイクロプロセッサが利用される応用分野
は多岐にわたっているが、全ての応用が必ずしも同じプ
ロセッサ機能を必要とするわけではない。１つのプロセ
ッサに全ての機能を持たせると、その汎用性は増すが１
つのプロセッサに対する負担が増大して処理効率の低下
やプロセッサの有する機能の利用効率低下を招く。この
ため、従来からデータ処理の基本機能を有する汎用デー
タプロセッサを中心に、必要に応じてプロセッサ機能を
有するプロセッサ機能拡張モジュールを設けてシステム
を構成する技術が利用されている。 斯るプロセッサ機能拡張モジュールとしては、例えば
汎用性を有する多機能なタイマカウンタのようなプロセ
ッサ機能を有する周辺回路が提供されている。 しかしながら、このようなプロセッサ機能拡張モジュ
ールと汎用データプロセッサが入出力ポートを共用する
とき、従来の入出力ポートでは、相互の入出力データの
衝突を避けるために、同時に同じ入出力ポートを利用す
ることができず、更には、プロセッサ機能拡張モジュー
ルと汎用データプロセッサとが相互に非同期でデータ処
理を行うような場合に、外部に出力すべきデータを後か
ら内部で確認することができない場合が生ずるという問
題点があった。 本発明の目的は、非同期で動作される複数のプロセッ
サモジュールが相互に独立して利用可能に共用すること
ができる多機能な入出力回路を提供することにある。 本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。 シングルチップマイクロコンピュータ（MCU）は、第
１プロセッサモジュール（TMCT）と、第２プロセッサモ
ジュール（CPU）と、前記第１プロセッサモジュールか
ら供給されるデータを保持する第１データレジスタ（DR
GST1）と、前記第２プロセッサモジュールから供給され
るデータを保持する第２データレジスタ（DRGST2）と、
第１コントロールレジスタ（CRGST1）と、第２コントロ
ールレジスタ（CRGST2）と、前記第２コントロールレジ
スタの出力によって制御される出力バッファ（DOBUF）
と、第１の入力バッファ（DIBUF1）と、前記第２プロセ
ッサモジュールに選択的に接続される第２の入力バッフ
ァ（DIBUF2）と、前記出力バッファの出力と前記第１及
び第２の入力バッファの出力が接続されるデータ入出力
端子（Pi）とを具備してなり、前記第１コントロールレ
ジスタ（CRGST1）の出力が第１の状態（１）の場合、前
記第１データレジスタ（DRGST1）の出力が前記出力バッ
ファ（DOBUF）に電気的に接続され、かつ前記第１の入
力バッファ（DIBUF1）の出力が前記第１プロセッサモジ
ュール（TMCT）と電気的に接続され、前記第１コトロー
ルレジスタ（CRGST1）の出力が第２の状態（０）の場
合、前記第２データレジスタ（DRGST2）の出力が前記出
力バッファ（DOBUF）に電気的に接続され、かつ前記第
１データレジスタ（DRGST1）の出力が前記第１プロセッ
サモジュール（TMCT）と電気的に接続されるものであ
る。 〔作 用〕 上記した手段によれば、第１プロセッサモジュール
（TMCT）、第２プロセッサモジュール（CPU）が第１デ
ータレジスタ（DRGST1）、第２データレジサモジュール
（CPU）が第１データレジスタ（DRGST1）、第２データ
レジスタ（DRGST2）に出力したデータをその後再びそれ
らの内部に取り込んで確認することができる。 〔実施例〕 第１図は本発明に斯るデータ入出力回路の１実施例を
示す回路図である。 第１図に示されるデータ入出力回路I/Oは、特に制限
されないが、第２図に示されるシングルチップマイクロ
コンピュータMCUの入出力ポートIOPに適用されている。
第２図に示されるシングルチップマイクロコンピュータ
MCUは、特に制限されないが、汎用データ処理のための
中央処理装置CPU、それ自体プロセッサ機能を有するタ
イマカウンタTMCT、及び入出力ポートIOPが代表的に夫
々内部バスIBUSに結合されてている。これらの機能モジ
ュールは、特に制限されないが、公知の半導体集積回路
製造技術によって１つの半導体基板に形成される。 上記タイマカウンタTMCTは、特に制限されないが、そ
れ自体プロセッサ機能を有し、中央処理装置CPUの負担
を軽減するものである。即ち、フリーランニングカウン
タ、コンパレータ、及び機能上固定的な各種レジスタを
用いたような従来のタイマカウンタは、パルス入力信号
の計数動作、中央処理装置や所定の周辺装置に対する計
数値データの出力動作、データの比較動作結果に応じた
所定のパルス出力動作などを行うが、出力パルスや入力
パルスのデューティー制御などに際しては、逐次中央処
理装置に割込み信号を発生してその制御に必要な各種制
御データなどを中央処理装置から受け取るようにされ
る。このように従来のタイマカウンタでは、頻繁に発生
する割込み要求によって中央処理装置の負担が大きくな
り、また、各種レジスタの機能が固定的であるためにそ
の動作の汎用性に欠ける。第２図に示されるタイマカウ
ンタはTMCTは、中央処理装置CPUによって設定されるマ
イクロプログラムでタイマカウンタTMCT全体の制御を司
るマイクロプログラム制御部μPC、マイクロプログラム
制御部μPCにおいて所定のシーケンスで読み出されるマ
イクロプログラムのデコード結果に従って各部の制御を
行う制御部CONT、制御部CONTから供給されるアドレス信
号及び制御部CONTとの間でやりとりされるデータに基づ
いて命令を実行する実行部EXECなどが設けられている。
実行部EXECには、計数動作や比較動作のために制御部CO
NTから供給されるデータがマイクロプログラム制御に基
づいてリード・ライト可能に保持される複数個の汎用レ
ジスタがファイル化されて成るレジスタファイルRGSTFI
L、及び制御部CONTから供給されるアドレス信号に基づ
いてレジスタファイルRGSTFILから読み出されたデータ
をマイクロプログラム制御に基づいて処理するためにコ
ンパレータ，インクリメンタ，デクリメンタなどとして
機能される算術論理ユニットALUなどが含まれている。 第２図において、入出力ポートIOPは内部バスIBUS及
びタイマカウンタTMCTに結合され、外部のシステムバス
に接続されている。この入出力ポートIOPは、特に制限
されないが、システムバスのビット数に対応されて16ビ
ットで構成され、16個のデータ入出力端子を有する。 第１図に示されるデータ入出力回路I/Oは、１つのデ
ータ入出力端子Piに対応する構成が代表的に示されてい
る。 データ入出力回路I/Oは、１ビットのデータを夫々保
持する第１データレジスタDRGST1及び第２データレジス
タDRGST2を有する。第２データレジスタDRGST2には、そ
のデータ入力端子Ｄを介して中央処理装置CPUから所定
の１ビットのデータが供給可能とされる。第２データレ
ジスタDRGST2に対するデータの入力制御は、中央処理装
置CPUから出力されるライトストローブ信号WS2cpuによ
って指示される。第１データレジスタDRGST1のデータ入
力端子には、Ｎチャンネル型MOSFETQ1を介してタイマカ
ウンタTMCTから所定の１ビットのデータが供給可能とさ
れ、且つ、Ｎチャンネル型MOSFETQ2を介して中央処理装
置CPUから所定の１ビットのデータが供給可能とされ
る。上記MOSFETQ1及びQ2は、中央処理装置CPUから出力
される選択信号SELによって相補的にスイッチ制御され
る。第１データレジスタDRGST1のデータ入力制御用の制
御端子Ｃには、上記MOSFETQ1と同相でスイッチ制御され
るＮチャンネル型MOSFETQ3を介してタイマカウンタTMCT
からライトストローブ信号WStmctが供給され、また、上
記MOSFETQ2と同相でスイッチ制御されるＮチャンネル型
MOSFETQ4を介して中央処理装置CPUからライトストロー
ブ信号WS1cpuが供給される。 上記第１データレジスタDRGST1のデータ出力端子Ｑは
スイッチ素子としてのＮチャンネル型MOSFETQ5を介して
出力バッファDOBUFの入力端子に結合され、また、第２
データレジスタDRGST2のデータ出力端子Ｑはスイッチ素
子としてのＮチャンネル型MOSFETQ6を介して出力バッフ
ァDOBUFの入力端子に結合される。MOSFETQ5及びQ6は、
中央処理装置CPUから供給される制御ビットを保持する
第１コントロールレジスタCRGST1の出力信号に基づいて
相補的にスイッチ制御される。このコントロールレジス
タCRGST1に対する制御ビットの入力制御は中央処理装置
CPUから供給されるライトストローブ信号WS3cpuによっ
て制御され、また、その保持データを初期状態に戻すリ
セット動作は中央処理装置CPUから供給されるリセット
信号RESET1によって指示される。上記出力バッファDOBU
Fは、中央処理装置CPUから供給される制御ビットを保持
する第２コントロールレジスタCRGST2の出力信号に基づ
いて動作状態が制御される。例えば、この出力バッファ
DOBUFは、第２コントロールレジスタCRGST2の出力信号
がハイレベルの場合には、入力信号レベルに応じて出力
可能な状態に制御され、また、それがロウレベルにされ
ると、高出力インピーダンス状態にされてデータを出力
不可能な状態に制御される。この第２コントロールレジ
スタCRGST2に対する制御ビットの入力制御は、中央処理
装置CPUから供給されるライトストローブ信号WS4cpuに
よって制御され、また、その保持データを初期状態に戻
すリセット動作は中央処理装置CPUから供給されるリセ
ット信号RESET2によって指示される。 データ入力端子Piは上記出力バッファDOBUFの出力端
子に結合され、更に、一対の入力バッファDIBUF1及びDI
BUF2の入力端子に結合される。一方の入力バッファDIBU
F1の出力端子は、Ｎチャンネル型MOSFETQ7を介してタイ
マカウンタTMCTのデータ入力端子に結合されている。こ
のMOSFETQ7は上記MOSFETQ5と同相でスイッチ制御され
る。MOSFETQ7からタイマカウンタTMCTのデータ入力端子
に至る経路は、上記MOSFETQ6と同相でスイッチ制御され
るＮチャンネル型のMOSFETQ8を介して前記第１データレ
ジスタDRGSR1のデータ出力端子Ｑに結合されている。他
方の入力バッファDIBUF2はＮチャンネル型MOSFETQ9を介
して中央処理装置CPUのデータ入出力端子に結合されて
いる。このMOSFETQ9は、中央処理装置CPUから供給され
るリードストローブ信号RSによってその動作が制御され
るようになっている。 このデータ入出力回路I/Oにおいて、データの入力動
作が選択されるときは、第２コントロールレジスタCRGS
T2から出力される制御信号がロウレベルにされ、それに
よって、データ出力バッファ回路DOBUFは高出力インピ
ーダンス状態に制御される。外部からの入力データが中
央処理装置CPUに供給されるときは、リードストローブ
信号RSがハイレベルにされ、それによってオン状態に制
御されるMOSFETQ9を介して所定のデータが中央処理装置
に供給される。また、外部からの入力データがタイマカ
ウンタTMCTに供給されるときは、第１コントロールレジ
スタCRGST2の出力データがハイレベルにされ、それによ
ってオン状態に制御されるMOSFETQ7を介して所定のデー
タがタイマカウンタTMCTに供給される。MOSFETQ7がオン
状態にされるときは、MOSFETQ8はオフ状態に制御されて
るから、入力バッファDIBUFからタイマカウンタTMCTに
供給されるべきデータが、第１データレジスタDRGST1の
出力データに影響されることはない。 前記第２データレジスタDRGST2は中央処理装置CPUか
ら供給されるデータだけをラッチするが、第１データレ
ジスタDRGST1は、選択信号SELがハイレベルに制御され
ることに呼応してタイマカウンタTMCTから出力されるデ
ータをラッチすることができると共に、その選択信号SE
Lがロウレベルに制御されることに呼応して中央処理装
置CPUから出力されるデータをラッチすることができる
ように、そのラッチ可能なデータを選択することができ
る。 このデータ入出力回路I/Oにおいて、データの出力動
作が選択されるときは、第２コントロールレジスタCRGS
T2から出力される制御信号がハイレベルにされ、それに
よって、データ出力バッファ回路DOBUFはそれに入力さ
れるデータのレベルに応じて所定レベルの出力をデータ
入出力端子Piに与え得るように制御される。 先ずこのとき、第１データレジスタDRGST1のラッチデ
ータが外部に出力されるときは、第１コントロールレジ
スタCRGST1の出力信号がハイレベルにされて、MOSFETQ5
がオン状態に制御されることによって、当該第１データ
レジスタDRGST1のラッチデータが外部に出力される。斯
るデータの出力動作状態においては、MOSFETQ7がMOSFET
Q5と同相でオン状態に制御されるから、タイマカウンタ
TMCTは、第１データレジスタDRGST1にラッチされている
データをその出力動作に同期させて必要に応じ内部に取
り込んで、そのレベルを確認することができる。また、
このとき、中央処理装置CPUが、第１データレジスタDRG
ST1にラッチされているデータをその出力動作に同期さ
せて内部に取り込んで、そのレベルを確認する必要があ
る場合には、リードストローブ信号RSによってMOSFETQ9
をオン動作させる。更に、斯るデータの出力動作状態に
おいては、MOSFETQ6はオフ状態にされているから、中央
処理装置CPUは、第１データレジスタDRGST1にラッチさ
れているデータの外部出力動作とは無関係に、第２デー
タレジスタDRGST2に対しするデータの出力動作を行うこ
とができる。 また、データの外部出力動作可能な状態において、第
２データレジスタDRGST2のラッチデータが外部に出力さ
れるときは、第１コントロールレジスタCRGST1の出力信
号がロウレベルにされて、MOSFETQ6がオン状態に制御さ
れることにより、当該第２データレジスタDRGST2のラッ
チデータが外部に出力される。斯るデータの出力動作状
態においては、MOSFETQ8がMOSFETQ6と同相でオン状態に
制御されるから、タイマカウンタTMCTは、第１データレ
ジスタDRGST1にラッチされているデータをその出力動作
とは無関係に必要に応じ内部に取り込んで、そのレベル
を確認することができる。しかもこのとき、出力バッフ
ァDOBUFを高出力インピーダンス状態に制御しておけ
ば、データの出力動作を伴うことなく、第１データレジ
スタDRGST1のラッチデータをタイマカウンタTMCTで確認
することができる。また、このとき、中央処理装置CP
が、第２データレジスタDRGST2にラッチされているデー
タをその出力動作に同期させて内部に取り込んで、その
レベルを確認する必要がある場合には、リードストロー
ブ信号RSによってMOSFETQ9をオン動作させる。更に、斯
るデータの出力動作状態においては、MOSFETQ5はオフ状
態にされているから、中央処理装置CPU又はタイマカウ
ンタTMCTは、第２データレジスタDRGST2にラッチされて
いるデータの外部出力動作とは無関係に、第１データレ
ジスタDRGST1に対しするデータの出力動作を行うことが
できる。 上記実施例によれば以下の作用効果を得るものであ
る。 （１）MOSFETQ5及びQ6が相補的にスイッチ制御されるこ
とにより、中央処理装置CPU及びタイマカウンタTMCTは
相互に独立して夫々に対応するデータレジスタDRGST1及
びDREGST2に必要なデータを保持させることができる。 （２）タイマカウンタTMCT,中央処理装置CPUが第１デー
タレジスタDRGST1,第２データレジスタDRGST2に出力し
たデータをその後で再びそれらの内部に取り込んで確認
することができる。 （３）上記作用効果（２）より、タイマカウンタTMCTや
中央処理装置CPUが一旦出力したデータを内部で記憶す
ることができないという事情の下で、その一旦出力して
データレジスタに保持されているデータのレベルが、次
のデータ処理ステップで出力すべきデータのレベルと一
致している場合には、それを確認することができること
により、同一レベルのデータを出力するという動作を省
略することが可能になり、それによって、タイマカウン
タTMCTや中央処理装置CPUにおける所定の命令の実行速
度を向上させることができる。 （４）MOSFETQ8を介するバイパス経路によって、データ
の出力動作を介することなく必要に応じた任意のタイミ
ングで第１データレジスタDRGST1に保持されているデー
タを確認することができる。 （５）上記各作用効果より、非同期で動作されるタイマ
カウンタTMCT及び中央処理装置CPUが相互に独立して利
用可能に共用することができる多機能化をデータ入出力
回路I/Oにおいて達成することができる。 以上本発明者によって成された発明を実施例に基づい
て具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更することができる。 例えば、上記実施例では２つのプロセッサモジュール
によって共用されるデータ入出力回路I/Oについて説明
したが、３つ以上のプロセッサモジュールによって１つ
のデータ入出力回路を共用させるようにしてもよい。ま
た、プロセッサモジュールは、中央処理装置とプロセッ
サ機能を有するタイマカウンタに限定されず、プロセッ
サ機能を有する各種のプロセッサ機能拡張用周辺装置な
どに変更することができる。 以上の説明では本発明をその背景となった利用分野で
あるプロセッサ機能を有する複数のプロセッサモジュー
ルが含まれたシングルチップマイクロコンピュータに適
用した場合について説明したが、本発明はそれに限定さ
れるものではなく、周辺装置として独立の入出力回路な
どにも適用することができる。本発明は、少なくとも複
数のプロセッサモジュールによって共用され得る条件の
データ入出力技術に適用可能である。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。 すなわち、第１プロセッサモジュールから供給される
デターを保持する第１データレジスタと、第２プロセッ
サモジュールから供給されるデータを保持する第２デー
タレジスタとの出力を、データ入出力端子に選択的に供
給可能とするから、第１及び第２プロセッサモジュール
は相互に独立して夫々に対応するデータレジスタに必要
なデータを保持させておくことができることにより、非
同期で動作される複数のプロセッサモジュールが相互に
独立して利用可能に共用することができる多機能化を入
出力回路において達成させることができる。
【図面の簡単な説明】
第１図は本発明に斯るデータ入出力回路の１実施例を示
す回路図、 第２図は第１図に示されるデータ入出力回路を適用した
シングルチップマイクロコンピュータの一部を示すブロ
ック図である。 MCU……シングルチップマイクロコンピュータ、CPU……
中央処理装置、IOP……入出力ポート、TMCT……タイマ
カウンタ、DRGST1……第１データレジスタ、DRGST2……
第２データレジスタ、CRGST1……第１コントロールレジ
スタ、CRGST2……第２コントロールレジスタ、Q1乃至Q9
……MOSFET、DOBUF……出力バッファ、DIBUF1及びDIBUF
2……入力バッファ、Pi……データ入出力端子。
す回路図、 第２図は第１図に示されるデータ入出力回路を適用した
シングルチップマイクロコンピュータの一部を示すブロ
ック図である。 MCU……シングルチップマイクロコンピュータ、CPU……
中央処理装置、IOP……入出力ポート、TMCT……タイマ
カウンタ、DRGST1……第１データレジスタ、DRGST2……
第２データレジスタ、CRGST1……第１コントロールレジ
スタ、CRGST2……第２コントロールレジスタ、Q1乃至Q9
……MOSFET、DOBUF……出力バッファ、DIBUF1及びDIBUF
2……入力バッファ、Pi……データ入出力端子。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 長崎 信孝
小平市上水本町1479番地 日立マイクロ
コンピュータエンジニアリング株式会社
内
(72)発明者 宇治野 義顕
小平市上水本町1450番地 株式会社日立
製作所武蔵工場内
(56)参考文献 特開 昭57−109025（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.6，ＤＢ名)
G06F 15/78 510
G06F 15/16 380
G06F 13/36 520
Claims (1)
- (57)【特許請求の範囲】 １．第１プロセッサモジュールと、 第２プロセッサモジュールと、 前記第１プロセッサモジュールから供給されるデータを
保持する第１データレジスタと、 前記第２プロセッサモジュールから供給されるデータを
保持する第２データレジスタと、 第１コントロールレジスタと、 第２コントロールレジスタと、 前記第２コントロールレジスタの出力によって制御され
る出力バッファと、 第１の入力バッファと、 前記第２プロセッサモジュールに接続可能にされる第２
の入力バッファと、 前記出力バッファの出力と前記第１及び第２の入力バッ
ファの入力が接続されるデータ入出力端子とを具備して
なり、 前記第１コントロールレジスタの出力が第１の状態の場
合、前記第１データレジスタの出力が前記出力バッファ
に電気的に接続され、かつ前記第１の入力バッファの出
力が前記第１プロセッサモジュールと電気的に接続さ
れ、 前記第１コントロールレジスタの出力が第２の状態の場
合、前記第２データレジスタの出力が前記出力バッファ
に電気的に接続され、かつ前記第１データレジスタの出
力が前記第１プロセッサモジュールと電気的に接続され
ることを特徴とするシングルチップマイクロコンピュー
タ。 ２．前記第１プロセッサモジュールは、マイクロプログ
ラム制御部と実行部を有し、計数動作又は比較動作を行
うタイマカウンタ機能を実現し、前記第２プロセッサモ
ジュールは、中央処理装置であることを特徴とする特許
請求の範囲第１項記載のシングルチップマイクロコンピ
ュータ。 ３．前記マイクロプログラム制御部のマイクロプログラ
ムは、前記第２プロセッサモジュールによって設定され
ることを特徴とする特許請求の範囲第２項記載のシング
ルチップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099869A JP2765837B2 (ja) | 1987-04-24 | 1987-04-24 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099869A JP2765837B2 (ja) | 1987-04-24 | 1987-04-24 | シングルチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63266567A JPS63266567A (ja) | 1988-11-02 |
| JP2765837B2 true JP2765837B2 (ja) | 1998-06-18 |
Family
ID=14258815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62099869A Expired - Fee Related JP2765837B2 (ja) | 1987-04-24 | 1987-04-24 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765837B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109025A (en) * | 1980-12-26 | 1982-07-07 | Fujitsu Ltd | Interface controlling system |
-
1987
- 1987-04-24 JP JP62099869A patent/JP2765837B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63266567A (ja) | 1988-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0102242B1 (en) | Data processing apparatus | |
| US5410721A (en) | System and method for incrementing a program counter | |
| JP2822782B2 (ja) | シングルチップマイクロコンピュータ | |
| US5497459A (en) | System for testing instruction queue circuit and central processing unit having the system | |
| US4344133A (en) | Method for synchronizing hardware and software | |
| JPH10260944A (ja) | 割込みシステム | |
| JP2765837B2 (ja) | シングルチップマイクロコンピュータ | |
| US4802089A (en) | Status flag handling in a digital data processing system | |
| JP3628361B2 (ja) | デジタル処理装置 | |
| JP3562215B2 (ja) | マイクロコンピュータ及び電子機器 | |
| EP0503498A2 (en) | Single-chip microcomputer with program/data memory flag | |
| JP2784001B2 (ja) | プログラマブルコントローラの命令処理回路 | |
| JPS6167148A (ja) | マイクロコンピユ−タ | |
| JPS613223A (ja) | デ−タ処理装置 | |
| JPH05143447A (ja) | デイジタルプロセツサ及びその制御方法 | |
| JPH0695304B2 (ja) | デ−タ処理装置 | |
| KR100314805B1 (ko) | 파이프라인제어프로세서를위한부팅회로 | |
| JPS5933524A (ja) | 過負荷制御方式 | |
| JPH03149621A (ja) | マイクロプロセッサ | |
| JP2664109B2 (ja) | リアルタイムポート | |
| JP2594690B2 (ja) | セット・リセット回路 | |
| JP2609685B2 (ja) | リセット回路 | |
| SU1288704A1 (ru) | Устройство дл сопр жени центрального процессора с группой арифметических процессоров | |
| JPS605982B2 (ja) | １チツプマイクロプロセツサのプログラムカウンタ設定方式 | |
| JPH05210623A (ja) | マイクロプロセッサ及びデータ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |