SU1288704A1 - Устройство дл сопр жени центрального процессора с группой арифметических процессоров - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано при построении высоко- производительньпс вычислительных систем в качестве средства сопр жени  центрального процессора с арифметическими процессорами.Основной задачей изобретени   вл етс  повышение производительности вычислительной системы за счет обеспечени  распараллеливани  вычислительного процесса.Устройство состоит из блока управлени , блока формировани  последовательности функций, блока пам ти, регистра возврата в программу, регистра кода операции, регистра адреса, регистра номера, дешифратора, триггера, элемента ИЛИ, двух элементов И. 1 з.п. ф-лы, 11 ил., 1 табл. (Л

Description

1

1288704

Изобретение относитс  к вычислительной технике и может быть использовано при построении высокопроизводительных вычислительных систем (ВС) в качестве средства сопр жени  цент- рального процессора (ЦП) с арифметическими процессорами (АЦ).

Цель изобретени  - повьппение производительности вычислительной системы за счет обеспечени  распаралле- ливани  вычислительного процесса.

На фиг.1 представлена блок-схема устройства; на фиг,2 - блок-схема ЦП; на фиг.З. - блок-схема АП; на фиг.4 - схема блока пам ти; на фит.5 блок-схема регистрации возврата в программу; на фиг.6 - схема блока формировани  последовательности функций; на фиг,7 - блок-схема регистра кода операции; на фиг.8 - блок-схе- ма регистра, номера; на фиг.9 - блок-схема регистра адреса; на фиг.10 - схема блока микропрограммного управлени ; на фиг.11 - временна  диаграмма перехода в основную программу.

Устройство содержит (фиг.1) ЦП 1, АЛ 2, регистр 3 возврата в программу , блок 4 пам ти, регистр 5 кода операции, регистр 6 адреса, блок 7 формировани  последовательности функций , элемент ИЛИ 8, регистры 9 номера , первьй элемент И 10, триггер 11, дешифратор 12, второй элемент И 13, блок микропрограммного управ- лени  (БУ) 14, шину 15 адреса,шину 16 данных, выход Чтение 1Щ (Чт ЦП) 17, выход Запись ЦП (Зп ЦП) 18, вход Готовность ЦП (Гт ЦП) 19, вход Запрос захвата ЦП (ЗЗх ЦП) 20, выход Подтверждение захвата ЦП (ПЗх ЦП) 21, вход Код операции АИ (КО АП) 22, выход Неисправность АП (Не АП) 23, вход Выборка кристалла АП (ВК АП) 24, вход Чтение АП (Чт АП) 25, выход Запись АП (Зп АП) 26, выход Конец выполнени  АП (KB АП) 27, вход Запуск АП 28, вход разрешени  выборки внешней пам ти программы (РВв ПП) 29, вход записи ВШТ (Зп ВШ1) 30, вход Чтение ВПП (Чт ВПП) 31.

В качестве ЦП 1 в устройстве може быть применен, например, микропроцессор (МП). ЦП 1 (фиг,2) содержит бу- фер 32 адреса, буфер 33 данных,блок 34 регистров, внутреннюю магистраль 35, арифметикологическое устройство 36, блок 37 управлени i блок

5

0 5 0 5 0

5

438 управлени  обменом, блок 39 синхронизации .

АП 2 (фиг.З) содержит операционный блок 40, сумматор 41, блок 42 управлени , первую комбинационную схему 43, триггер 44 неисправности, счетчик 45 ошибок, вторую комбинационную схему 46.

Блок 4 пам ти Сфиг.4) содержит первьй 47 и второй 48 коммутаторы, шинный формирователь 49, элемент НЕ 50, группу элементов И 51, элемент ИЛИ 52, ассоциативное запоминающее устройство (АЗУ) 53, состо щее из дешифратора 54, регистров 55, элементов 56 сравнени , шифратЬра 57, оперативного запоминающего устройст- ва (ОЗУ) 58,

Регистр 3 возврата в программу (фиг.5) содержит 59 и второй 60 элементы И, элемент НЕ 61, многорежимный буферньй регистр (МБР) 62.

Блок 7 формировани  последовательности функций (фиг.6) содержит регистры общего назначени  (РОИ) 63. первьш элемент И 64, первьй 65 и второй 66 элементы задержки, второй элемент И 67, первЬй 68 и второй 1б9 счетчики, первьй 70 и второй 71 элементы НЕ, элемент 72 сравнени , триггер 73, третий и четвертьй элементы И 74.

Регистр 5 кода операции (фиг.7) содержит элемент НЕ 75, МБР 76,-элемент 77 задержки, элемент И 78.

Регистр 9 номера (фиг.8) содержит регистр 79, элемент 80 задержки, элемент И 81.

Регистр 6 адреса (фиг.9) содержит первьй 82 и второй 83 и третий 84 элekeнты задержки, элемент И 85, первьй 86, Второй 87, третий 88 и четвертьй 89 счетчики, первую 90 и вторую 91 буфернь1е схемы, четвертьй 92 и п тьй 93 элементы задержки, элемент И-ИЛИ 94.

БУ 14 (фиг, 10) содержит пам т ь 95 микрокоманд, регистр 96 микро- (РМК), счетчик 97 микрокоманд , первьй элемент И 98, второй и третий элементы И 99, элемент И 100, триггер 101, генератор 102 тактовых импульсов, п тьй и шестой элементы И 103, седьмой элемент И 104, элемент И-ИЛИ 105, второй триггер 106, элемент ИЛИ 107, элемент НЕ 108.

В основе построени  предлагаемого устройства лежит принцип модульного представлени  программного и аппаратного обеспечени  ВС, Под модулем (программным или аппаратным) понимаетс  объект, обладающий функциональной завершенностью, реализую- 5 щей конечное число функций соответственно программным или аппаратным путем.

В устройстве в качестве аппаратного модул  используетс  АЛ, кото- Ш рый, в случае реализации нескольких вычислительных операций, выступает как многофункциональный аппаратный модуль. При этом дл  обработки информации АЛ должен получить входные 5 данные той или иной операции и код операции в соответствии с требовани ми алгоритма решаемой задари. По окончании процесса вычислени  АП: выдает обработанные данные как ре- 20 зультаты. Как правило, АП подключаютс  к 1Щ в качестве дополнительных периферийных устройств, функционирование которых происходит по инициативе и под управлением ЦП.

Программные модули оформл ютс  в виде подпрограмм, представл ющих единый механизм, которому передаётс  управление программой и от кото- рого возвращаетс  управление про- 30 грамме. Подпрограмма также должна получить.некоторые входные данные и выдать результаты. Обращение к подпрограмме осуществл етс  путем указани  ее имени в команде вызова под- 35 программы. Р1м  подпрограммы (метка в поле ассемблерной строки) ассоциируетс  с адресом той  чейки пам ти, в которой размещаетс  первый байт команды подпрограммы. Выход из под- 40 программы происходит по команде возврата,  вл ющейс  заключительной командой подпрограммы.

Следует подчеркнуть, что устройст- 45 во используетс  в ВС, в которых об- , ен данными производитс  через программную пам ть, т.е. доступ к данным возможен всем обрабатывающим моул м системы.50

Предлагаемое устройство в состае ВС осуществл ет перехват и пеедачу в АП 2 тех арифметических ункций, на эффективное выполнение оторых ориентированы АП 2 и которые 55 однопроцессорной системе реализуг- тс  программными средствами, с оследующей передачей входных данных АП 2,и выдачей результатов в нужную

область ЦП. Устройство делает возможным распараллеливание вычислительного процесса на заданном классе з.адач

Дл  по снени  принципа действи  устройства необходимо предварительно рассмотреть организацию составл ющих его блоков. Центральным блоком устройства  вл етс  блок А пам ти (фиг.4), предназначенный дл  определени  конфигурации ВС. Блок 4 построен в виде пам ти/каталога на основе АЗУ и функционирует в двух режимах: настройки и рабочем.

В режиме настройки блока 4 производитс  формирование коммутационной матрицы ВС из меток аппаратно-реали- зуемых функций и информационно-управл ющих слов АП 2. При этом в регистры 55 записывают метки подпрограммы , имеющие эквивалентную реализацию в аппаратном исполнении на АП 2, а в  чейки ОЗУ 58 - информацию, необходимую АП 2 дл  обработки функций и обмена с ПП: начальные адреса входных данных,начальные адреса выходных данных, код операции, номер АП, длину обрабатываемого слова (например, в байтах), длину результата. Запись производитс  под управлением ЦП 1, причем таким образом, что имеет место взаимно однозначное соотношение между меткой К-й подпрограммы, помещаемой в К-й регистр 55, и содержи- мым К-й  чейки ОЗУ 58. Измен   определенным образом разр дность полей ОЗУ 58, а также объем АЗУ 53 в целом , можно получить требуемое количество аппаратно-реализуемых функций в АП 2, включаемых в ВС, а также необходимую длину обрабатываемых слов.

Запись в К-й регистр 55 и К-ю  чейку ОЗУ 58 осуществл етс  следующим образом.

На шину 15 адреса ЦП 1 устанавли- вает адреса, соответствующие К-му регистру 55 и К-й  чейке ОЗУ 58,на шину 16 данных подаютс  метка К-й подпрограммы и соответствующие начальный адрес входных данных, начальт ный адрес выходных данных, код К-й операции, номер АП, длина входного слова, длина выходного слова. Сигналом с выхода Зп ЦП 18 происходит переключение первого коммутатора 47, второго коммутатора 48 и шинного формировател  49 в режим настройки, При этом шина 15 адреса коммутируетс  с дешифратором 54 и адресными входами ОЗУ 58, шина 16 данных коммутируетс  с регистрами 55 и йнформа-. ционными входами-выходами ОЗУ 58, Этим же сигналом с выхода Зп ЦП 18 производитс  запись К-й метки под- программы в К-й регистр 55 {дешифратор 54 открывает входы К-го регистра 55) и соответствующей информации в К-ю  чейку ОЗУ 58 (сигнал с выхода Зп ЦП 18 поступает на вход Запись и Разрешение выборки ОЗУ 58), Осуществл   перезапись коммутационной матрицы, можно переориентировать устройство на обработку требуемого количества прикладных программ,

.Процесс настройки блока 4 значительно упрощаетс  в св зи с требовани ми к оформлению спецификаций дл  каждой подпрограммы, В этих спецификаци х указываетс , где наход тс  данные (адреса входных данных), обрабатываемые подпрограммой; где размещены результаты (адреса выходных данных), полученные при выполнении подпрограмм.

Кроме того, во многих ассемблерах имеютс  специальные средства, облегчающие работу программиста с подпрограммами . Ассемблер, дает возможность транслировать подпрограмму отдельно. Затем он собирает информацию обо все ссылках на подпрограмму в основной программе и передает ее специальной программе-загрузчику, котора  замен ет эти ссылки адресами,

В рабочем режиме блока 4 второй коммутатор 48 подключает шину 15 адреса к информационным входам регистров 35 и первым входам (входам А) элементов 56 сравнени . Выходы шифратора 57 в рабочем режиме открыты, По . скольку вторые входы (входы В) элементов 56 сравнени  соединены с выходами регистров 55, то при поступлении на первые входы элементов 56 сравнени  с шины 15 адреса кода, равного содержимому К-го регистра 55, на выходе К-го элемента 56 сравнени  по вл етс  сигнал, который поступает на пр мой вход одного из элементов И 51, Если на инверсном входе этого же К-го элемента И 51 нет сигнала с выхода Не АП 23, то сигнал с К-го элемента 56 сравнени  переклю чает элемент ИЛИ 52 в единичное состо ние . Сигнал с К-го элемента 56 сравнени  поступает также на один из

входов шифратора 57, на выходе которого устанавливаетс  код,, соответ- ствующий адресу К-й  чейки ОЗУ 58, Сигнал с выхода элемента РШИ 52 производит переключение первого коммутатора 47 и шинного формировател  49 таким образомJ что они подключают соответственно выходы -шифратора 57 с адресными входами ОЗУ 58 и информационные входы-выходы ОЗУ 58 с

входом блока 7, Этот же сигнал с выхода элемента ИЛИ 52 подаетс  на вход Чтение и Разрешение выборки ОЗУ 58, чем чэсуществл етс  выборка содержимого К-й  чейки ОЗУ 58 в блок 7, Расчеты показьшают, что времени, в течение которого на шине, 15 адреса присутствует адрес  чейки ЦП (дл  МП К580 в течение 1-3 тактов,равных

1,5 МКС при тактовой частоте 2 МГц), достаточно дл  вьшвлени  обращени  к аппаратно-реализуемой функции и выборки содержимого К-й  чейки ОЗУ

58в блок 7,

Таким образом, после настройки блок 4 пам ти содержит метки аппарат- но-реализуемых фуйкх ий и информационно-управл ющие слова АЦ 2, что фиксирует конфигурацию ВС,

Остальне узлы устройства несут следующую функциональную нагрузку, В процессе обработки информации в ВС устройство вы вл ет обращение к аппаратно-реашизуемым функци м, передает их в соответствующие АП 2 и осу- ш,ествл ет обратный переход, в основную программу,

Организаци  аппаратного перехода в основную программу происходит,следующим образом. Сигнал с выхода элемента ИЛИ 52 доступает на инверсный вход первого элемента И 59 регистра 3 (фиг,5), Пр мой вход элемента И

59соединен с выходом ВС, управл ющим разрешением выборки ПП (обычно это 15-й разр д шины 15 адреса), В результате происходит блокировка ВПП, А при по влении сигнала с выхода Чт ЦП 17 на шину J6 данных поступает код команды выхода из подпрограммы из МБР 62, внутри которого код команды по вл етс - при йключении питани  на

устройство. Сброс блокировки ВПП и команды выхода из подпрограммы происходит при исчезновении сигнала с вьбсода элемента ИЛИ 52. Временна  диаграмма (фиг,11) по сн ет организацию

аппаратного перехода в основную программу .

Следует отметить, что АЗУ 53, выполненное на современной элементной базе, имеет очень малое врем  срабатывани  (пор дка 50-70 не), что позвол ет в 1-3 тактах машинного цикла МП произвести необходимые действи  дл  перехода в основную программу .

При распараллеливании вычислительного процесса, когда К-й АИ 2 обра- батьшает функцию, а ЦП 1 йыполн ет, основную программу, может возникнуть очередное обращение к аппаратно-ре- ализуемой функции, которое потребу-

ет доступ к Соответствующему АП 2. В этом случае необходимо формировать очередь аппаратно-реализуемых функ-

ции, котора  потребует доступ к соответствующему АП 2. В этом случае необходимо формировать очередь аппаратно-реализуемых функций, что обеспечиваетс  этим устройством.

Основным блоком, используемым дл  распараллеливани  вычислительного процесса,  вл етс  блок 7 (фиг.6), выполненный по прицнипу пам ти магазинного типа на базе, например, БИС РОН 63, БИС РОН 63  вл етс  двухадресной пам тью общего назначени , путем наращивани  которой можно до- битьс  требуемой разр дности храимой информации. Наличие двух независимых адресных и информационных входов в БИС позвол ет в асинхронном ежиме осуществл ть запись (по первому входу) и чтение (по второму. входу) необходимой информации. При по влении сигнала с выхода элемента ИЛИ 52 на входах Запись. (Зп) и Разрешение выборки (РВ) РОН 63 разрешаетс  запись начального адреса входных данных, начального адреса выходных данных, кода операции , номера АП, длин слов с выхода шинного формировател  49 в РОН 63 по адресу, определ емому первым счетчиком 68. Тем самым формируетс  очередь айпаратно-реализуемых ункций, А при наличии сигналов из ВУ 14 на входах РОН 63 Чтение (Чт) и РВ осуществл етс  выборка содержимого РОН 63 (очереди аппаратно-реализуемых функций) по адрет- су, указанному вторым счетчиком 69, в регистре 5 - кода операции, в регистре 6 - адресов и длин слов.

в регистре -9 - номера АП. Соответствующим образом функционирует и триггер 73: при записи его единич- ньй выход устанавливаетс  в единич- ное состо ние, нулевой - в нулевое, а при чтении - наоборот единичный выход устанавливаетс  в нулевое состо ние , нулевой - в единичное.

При подаче питани  на устройство производитс  сброс (обнуление) счетчиков 68, 69 и триггера 73, После каждого обращени  (записи или чтении ) вначале происходит обращение

к РОН 63 по старому адресу, а затем наращивание адреса на единицу (элементы 65 и 66 задержки имеют задержку на врем  выборки содержимого одного регис-тра) . После адресации к

последнему регистру происходит сброс соответствующего счетчика в нуль.

На выходе элемента 72 сравнени  единичный сигнал устанавливаетс  в двух случа х, когда очередь функций пуста и когда очередь переполнена, В первом случае исчезает сигнал на выходе четвертого элемента И 74 (соответственно и на входе БУ 14), на единичном входе триггер 101 (фиг,10),

после чего происходит останов БУ 14, Во втором случае этот сигнал с выхода третьего элемента И 74 поступает на вход элемента ИЛИ 8 (фиг,1) и затем на вход ЗЗх ЦП 20, тем самым ;

приостанавлива  выполнение основной программы ВС, Таким образом, длина очереди функций св зана с глубиной пам ти магазинного типа, котора  определ етс  характером алгоритма и составом аппаратных средств ВС,

Сигнал из БУ 14, поступающий на входы Чт, РВ РОН 63, поступает также на входы регистров 5 и 9. Этот сиг- 5 нал вначале обнул ет содержимое МБР 76 (фиг.7) и регистра 79 (фиг.8), Элементы 77 и 80 задержки имеют задержку на врем  сброса МБР 76 и регистра 79. Затем сигнал поступает

JQ на их входы С, чем разрешаетс  запис кода операции в МБР 76 и номера АП в регистр 79 по информационным входам с выхода блока 7, Сигнал из БУ 14, поступающий на вход элемента НЕ

75f открывает выходы регистра 5, в результате чего содержимое последнего подаетс  на вход КО АГТ 22, Содержимое регистра 79 (номер АП 2) подаетс  на вход дешифратора 12,

Предлагаемое устройство позвол ет гибко наращивать структуру ВС арифметическими процессорами с передачей им соответствующих функций. Дл  св зи с остальными АП 2 соответствующие выводы дешифратора 12 (,фиг.1) соединены с их входами ВК АП 2,4. Сигналы и информаци , необходимые дл  функционировани - остальных АП выведены из устройства на соответствующие входы-выходы АП 2 (на фиг.1 выводы показаны в виде косых линий на общую шину). Инициализаци  конкретно - го АП 2 определ етс  содержимым РН .9 (номер АП 2).

Сигнал из БУ 14, поступающий на ;входы Чт, РВ РОН 63, поступает также на вход регистра 6 (на элемент 82 задершси и элемент И 85,фиг.9). При этом вначале производитс  обнуление счетчиков 86 - 89, затем запись данных в них с выхода блока 7 по информационным входам. Элемент 82 задержки имеет задержку на врем  сброса (обнулени ) счетчиков 86 -89 В первый счетчик 86 записываетс  начальный адрес входных данных, во второй счетчик 87 - начальный адрес выходных данных, в третий счетчик 88 - длина входных данных, в четвертый счетчик 89 - дпина выходных данных . При поступлении сигналов из БУ 14 (с выхода первой группы элементов И 99) открываютс  буферные схемы 90 и 91 с трем  состо ни ми. При этом содержимое первого счетчика 86 или второго счетчика 87 поступает на шину 15 адреса. При отсутствии сигналов из БУ 14 буферные схемы 90 и 91 наход тс  в состо нии высокого сопротивлени . Элементы 83 и 84 задержки (с задержкой на врем  выборки содержимого счетчиков 86 - 89) передают сигналы на счетные,входы счетчиков 86 - 89 после выборки их содержимого . Таким образом, при каждом обращении к счетчикам их содержимое увеличено на единицу (дл  счетчиков 86 и 87) и уменьшено на единицу (дл  счетчиков 88 и 89). При равенстве нулю содержимого счетчиков 88 и 89 на их выходах по вл етс  сигнал, поступающий через элемент И-ИЛИ 94 на вхо узла 98 БУ Т4, чем прекращаетс  обращение к ВПП. Элементы 92 и 93 задержки имеют задержку на врем  выборки очередной микрокоманды из пам ти 95 микрокоманд (фиг.10).

Управл ет работой всех блоков устройства в активном режиме БУ 14 (фиг. 10). В качестве синхронизирующего элемента БУ использует двухтактный генератор 102 импульсов, синхросигналы с которого поступают на узлы БУ после по влени  сигнала с выхода блока 7 (второго элемента- И группы элементов И 74, фиг.6), на единичный

вход триггера 101. Этот сигнал означает , что очередь аппаратно-реали- зуемых функций не пуста. С выхода элементов И 103 тактовые импульсы поступают: первый - на вход Разрешение записи регистра 96 и элементы И 99, второй - на элемент 104. По первому синхроимпульсу производитс  запись и выдача управл ющих сигналов из регистра 96, на внутренние узлы БУ

и узлы устройства. По второму син- .хроимпульсу происходит прибавление единицы к содержимому счетчика 97 :и выборка микрокоманды из пам ти 95 микрокоманд. Причем первоначальный

сброс счетчика 97 производитс  при включении питани  на устройство.

На вход БУ поступают также сигналы с выходов ПЗх ЦП 21, регистра

6, блока 7, KB АП 27, определ ющие врем  выборки очередной микрокоман- ды. В БУ используетс  система с жесткой .последовательностью микрокоманд в унитарных кодах (каждому разр ду

микрокоманды сопоставл етс  управл ющий сигнал БУ 14). Работу БУ по сн ет таблица, представл юща  собой последовательность и кодировки микрокоманды М12 (расшивку), наход щихс  в пам ти 95 микрокоманд.

Разр ды МК поступают: ХО на узел 98; XI на единичные входы триггера 11 и триггера узла 98; Х2 на нулевой

вход триггера узла 98;-ХЗ на входы регистра 5, регистра 6, блока 7, регистра 9 ( чтение РОН 63); Х4 на вход дешифратора 12; Х5 на вход второго элемента И группы элементов

И 99 (входы Чт ПП 31, регистра 6); Х6 на входы регистра 5, Запуск АП 28; Х7 на вход первого элемента И группы элементов И 99 (Зп ПП 30, регистр 6); Х8 на вход счетчика 97 и

вход элемента И 100.

При наличии единицы в нулевом разр де МК БУ находитс  в режиме Ожидание до прихода одного из внешних сигналов на узел 98. При нулевом соII

сто нии этого разр да в очередном такте производитс  прибавление единицы в счетчик 97 и выборка очередной МК из пам ти 95 микрокоманд в регистр 96.

1. Устройство дл  сопр жени  центрального процессора с группой арифметических процессоров, содержащее блок микропрограммного управлени , регистр возврата в программу, блок пам ти, регистр кода операции, регистр адреса, дешифратор, регистр

БУ 14 работает следующим образом.

При включении питани  на устройство на выходе регистра 96 по вл етс 

нулева  МК. Нулева  МК устанавливает-jo номера, триггер, элемент ИЛИ, два с  на выходе регистра 96 после каждо- элемента И, причем вход чтени  ре- го цикла работы БУ, равного обработке одной функции в АП 2. При поступлении сигнала от блока 7 (с выхода второго элемента И группы элементов И 74) на единичный вход триггера 101 на выходе регистра 96 по вл етс  перва  МК, котора  производит чтение содержимого одного из РОН 63 в соответствующие блоки устройства: кода операции в регистр 5, начальные адреса данных и длин слов в регистр 6, номер АИ в регистр 9. При по влении сигнала от блока 7 (с выхода элемен

20

30

гистра возврата в программу подключен к выходу чтени  центрального процессора, первый информационный J5 выход блока пам ти соединен с входом записи регистра возврата в программу и подключен к входу готовности центрального процессора, выход элемента ИЛИ подключен к входу запро-- са захвата центрального- процессора, первый вход логических условий блока микропрограммного управлени  подключен к выходу подтверждени .захвата центрального процессора, инфорта И 67) на входе узла 98 производит 25 „ационный выход регистра кода операции подключен к входам кода операции арифметических процессоров группы, вход чтени  блока пам ти подключен к выходам неисправности арифметических процессоров группы, выход дешифратора соединен с первыми входами первого и второго элементов И и подключен к входам выборки арифметических процессоров группы, выходы пер- 35,вого и второго элементов И подключены соответственно к входам чтени  и

записи арифметических процессоров группы, второй вход логических условий блока микропрограммного управлени  подключен к выходам конца вьтол- нени  операции арифметических процес- соров группы, первый выход блока микропрограммного управлени  Соединен с входом чтени  регистра кода операции и подключен к входам эапу- ска арифметических процессоров группы , первый информационный вход блока пам ти подключен к информационному входу-выходу центрального процессора , информационному входу-выходу внешней пам ти программ и информационным входам-выходам арифметических процессоров группы, информационный

с  выборка второй МК, по которой переключаютс  в единичное состо ние триггер 11 и триггер узла 98, что соответствует запросу захвата шин ;Щ1 1. Сигнал с выхода ПЗх ЦП 21 производит, выборку третьей МК, по которой сбрасываетс  в нуль триггер узла 98 и осуществл етс  передача данных из ВПП в соответствующий АП 2. По вление сигнала от регистра 6 (с выхода элемента И-ИЛИ 94) свидетельствует об окончании пер.е- дачи входных данных в АП 2 и производит выборку четвертой МК, с помощью которой происходит запись в АП 2 кода операции и запуск процесса вычислени  функции в АП 2. Затем БУ ожидает окончание вычислени  этой функции в АП 2 - выполн етс  п та  МК. При по влении сигнала с выхода KB АП 27 происходит выборка шестой МК, по которой БУ вновь производит запрос захвата шин ЦП 1. Сигнал с выхода ПЗх ЦП 2 Г производит выборку седьмой МК, с помощью которой осуществл етс  выдача результата вычислени  из АП 2 в ВПП. Сигнал с выхода регистра 6 прекращает передачу данных и выбирает восьмую МК, котора  сбрасывает в нуль счетчик 97, и, если нет сигнала с выхода блока 7 - триггер 101, что останавливает БУ. В противном случае цикл повтор етс .

40

45

50

вход регистра возврата в программу, 55 первый информационный выход регис - ра адреса, адресный вход блока пам ти подключены к адресному выходу центрального процессора и адресному входу внешней пам ти программ, второй

Формула

12

3 о б р е т

е и и  

Claims (2)

1. Устройство дл  сопр жени  центрального процессора с группой арифметических процессоров, содержащее блок микропрограммного управлени , регистр возврата в программу, блок пам ти, регистр кода операции, регистр адреса, дешифратор, регистр

номера, триггер, элемент ИЛИ, два элемента И, причем вход чтени  ре-

jo

20

J5

30

25 35

40

45

50

вход регистра возврата в программу, первый информационный выход регис - ра адреса, адресный вход блока пам ти подключены к адресному выходу центрального процессора и адресному входу внешней пам ти программ, второй

информационный выход регистра возврата в программу подключен к входу разрешени  выборки внешней пам ти программ , второй выход блока микропрограммного управлени  соединен с первым входом чтени  регистра адреса, вторым входом второго элемента И подключен к входу чтение внешней пам ти программ, третий вьпсод блока

микропрограммного управлени  соединен JO блока формировани  последовательно

л и - целью

с вторым входом чтени  регистра адреса , вторым входом первого элемен-- та И и подключен к входу записи внешней пам ти программ, при этом четвертый выход блока микропрограм- много управлени  соединен с входами записи регистра номера, регистра кода операции и регистра адреса, второ информационный выход регистра адреса соединен с нулевым входом триггера и третьим входом логических условий блока микропрограммного управлени , п тый выход которого соединен с единичным входом триггера, выход которого соединен с первым входом элемента ИЛИ, шестой выход блока микропрограммного управлени  соединен с тактовым входом дешифрато ра, информационный вход которого соединен с выходом регистра номера, о т чающеес  тем, что, с повышени  производительности, в него введен блок формировани  последовательности функций, причем второй вход элемента ИЛИ соединен с выходом запроса блока формировани  последовательности функций, группа выходов запуска которого соединена с группой входов логических условий блока микропрограммного управлени , четвертый выход которого соединен с входом

чтени  блока формировани  последовательности функций, информационный вход которого соединен с вторыми информационными выходами блока пам ти , первый информационный выход которого соединен с входом записи блока формировани  последовательности функций, информационный выход которого соединен с информационными входами регистра адреса, регистра номера и регистра кода операции,причем блок формировани  последовательности функций содержит регистр,два счетчика, триггер, два элемента задержки , элемент сравнени , четыре элемента И, два элемента НЕ, причем информационньй вход регистра  вл етс  информационным входом блока фор

мировани  последовательности функций, вход первого элемента НЕ соединен с входом первого элемента задержки, с первым входом первого элемента И и  вл етс  входом записи блока формировани  последовательности функций , второй вход первого элемента И соединен с первым входом второго элемента И и  вл етс  входом чтени 

0

5

0

5

5

0

5

сти функций, информационньй выход регистра  вл етс  информационным выходом блока формировани  последовательности функций, выход третьего элемента И  вл етс  выходом запроса блока формировани  последовательности функций, выходы второго и четвертого элементов И образуют группу выходов запуска блока формировани  последовательности функций, при этом в блоке - формировани  последовательности функций выход первого элемента НЕ соединён с входом записи регистра первый адресный вход которого сЬединен с первым входом элемента сравнени  и с выходом первого счетчика, счетный вход которого соединен с выходом первого элемента задержки и единичным входом триггера, единичньй выход которого соединен с первым входом тре тьего. элемента И, второй вход которого соединен с выходом элемента сравнени  и с первым входом четвертого элемента И, второй вход которого соединён с нулевым выходом триггера, нулевой вход которого соединен с выходом второго элемента задержки и со счетным входом второго счетчика, выход которого соединен с вторым входом элемента сравнени  и вто1)ым адресным входом регистра, вход чтени  которого соединен с выходом второго элемента НЕ, вход которого соединен с выходом первого элемента И, с входом второго элемента задержки и вхо- Дом второго элемента И,

2. Устройство по п.1, отличающеес  тем, что блок мик-

ропрограммного управлени  содержит пам ть микрокоманд, регистр микрокоманд , счетчик микрокоманд, два триггера, генератор импульсов, элемент И-ИЛИ, семь элементов И, элемент ИЛИ, элемент НЕ, причем первый вход первого элемента И  вл етс  первым входом блока, первый и второй входы элемента И-ИЛИ  вл ютс  вторым и третьим входами блока соответственно , третий вход sneMenfa И-ИЛИ и единичный вход первого триггера образуют группу, входов блока первый, второй, третий выходы регистра микрокоманд образуют первый, четвертый,шестой выходы блока соответственно, выходы второго и третьего элементов И  вл ютс  вторым и третьим выходами блока управлени  соответственно, четвертый выход регистра микроко111анд соеди- йен с единичным входом второго триггера и  вл етс  п тым входом блока, при этом в блоке единичный вход первого триггера соединен с первым входом четвертого элемента И, звыход ко- торого соединен с нулевым входом первого триггера, выход которого соединен с первым вхбдом п того элемента И И первьы входом шестого элемента И, второй вход которого соединен с пер- вым выходом генератора импульсов, второй выход которого соединен с вторым входом п того элемента И, выход которого соединен с первыми входами второго и третьего элементов И и вхо- дом записи регистра микрокоманд, п тый выход которого соединен с вторым входом четвертого элемента И и нулевым входом счетчика микрокоманд, выход которого соединен с адресным входом пам ти микрокоманд, информационный выход которого соединен с информационным входом регистра микрокоманд , шестой выход которого соединен с нулевым входом второго триггера, выход которого соединен с вторым входом первого элемента И, выход которого соединен с четвертым входом элемента И-ИЛИ, выход КОТОРОГО соединен с первым входом элемента ШШ, выход которого соединен с первым входом седьмого элемента И, выход которого соединен со счетным входом счетчика микрокоманд, второй вход эл емента ИЛИ соединен с выходом элемента НЕ, вход которого соединен .с п тым, щестым, седьмым, восьмым входами элемента И-ИПИ и с седьмым выходом регистра микрокоманд,восьмой и дев тый выходы которого соединены с вторыми входами второго и третьего элементов И соответственно, выход шестого элемента И соединен с вторым входом седьмого элемента И.

I

В программную пам ть К другим

/4 Фиг.1

Фие,.2.

Фиг.6

95

96

т

W3

106

+/