JPS613223A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、データ処理技術さらにはデータ処理システ
ムにおけるタイ、マの構成に適用して特に有効な技術に
関し、例えばマイクロコンピュータのタイマの構成り＝
利用して有効な技術に関する。

［背景技術］ 従来のマイクロコンピュータにおけるタイマは、例えば
第１図に示すように、クロックφを計数するカウンタＣ
ＮＴと、内部バスＢＵＳを介してマイクロプロセッサＣ
ＰＵ等から与えられる所望の時間データを保持するレジ
スタ（アウトプット・コンベア・レジスタ）ＯＣＲと、
このレジスタＲＥＧの内容と上記カウンタＣＮＴの内容
を常時比較して一致したときに、所定の時間が経過した
としてタイマ信号を外部へ出力するコンパレータＣＭＰ
および外部から供給される信号の立下がりもしくは立上
がりに同期して、上記カウンタＣＮＴのそのときの内容
を読み取って保持するレジスタ（インプット・キャプチ
ャ・レジスタ）ＩＰＲとによって構成されている（例え
ば日立製作所が昭和５８年９月に発行した「日立マイク
ロコンピュータシステムＨＤＣ５６８００ＣＭＯ８８ビ
ツトシングルチツプマイクロコンピユータＨＤ６３０Ｉ
ＸＯ，ＨＤ６３０３Ｘユーザーズマニュアル」第２８頁
参照）。

上記タイマを備えたマイクロコンピュータでは、アウト
プット・コンベア・レジスタを用いてコンパレータＣＭ
Ｐから所望のタイマ出力を得ることができるとともに、
インプット・キャプチャ°レジスタを用いて入力波形の
測定（例えばパルス幅の測定）等を行なうことができる
。

ところが、近年マイクロコンピュータの高機能化に伴な
い、タイマについてもより多くの機能が要求されるよう
になって来ている。例えば、あるユーザーは、インプッ
ト・キャプチャ機能よりもアウトプット・コンベア機能
の方をより多く必要とし、また他のユーザーは、アウト
プット・コンベア機能よりもインプット・キャプチャ機
能の方をより多く必要とすることがある。

このような多様な要求をすべて満足できるようにするに
は、予め最大公約数的な数のアウトプット・コンベア・
レジスタおよびコンパレータと、インプット・キャプチ
ャ・レジスタを持たせておかなければならない。しかし
、そのようにすると、タイマ回路全体の占有面積が大き
くなってチップサイズが増大するとともに、一部の機能
が無駄になることもあり、コストパーフォーマンスが悪
くなってしまうという問題点がある。

［発明の目的］ この発明の目的は、ユーザーの要望に応じた豊富なタイ
マ機能を実現できる柔軟性の高いタイマ回路をチップサ
イズを増大させることなく構成する技術を提供すること
にある。

この発明の他の目的は、数多くのタイマ機能を有するタ
イマ回路を、それらの精度を落とさずに実現できるよう
な技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、マイクロコンピュータの内部バスに接続され
る第２のバス（ＴＳＳバス）を設け、この第２のバスに
時刻データ（カウンタの値）を保持する複数個のカウン
タレジスタを接続し、がっこれらの各カウンタレジスタ
に対応してその値を保持可能なレジスタを設け、また、
このレジスタおよび上記カウンタレジスタにそれぞれ共
通のコンパレータおよびカウンタを設けて、上記第２の
バスに接続させるとともに、上記各レジスタを時間設定
用のデータを保持するアウトプット、コンベア・レジス
タもしくはカウンタレジスタの値を取り込むインプット
・キャプチャ・レジスタのいずれに使用するか設定可能
なビットを有するコントロールレジスタを設けることに
よって、一つのレジスタをソフトウェアでインプット・
キャプチャ・レジスタもしくはアウトプット・コンベア
・レジスタのいずれにも使用できるようにし、これによ
って、必要なレジスタおよびコンパレータやカウンタの
数を減らし、ユーザーの要望に応じた豊富なタイマ機能
を実現できる柔軟性の高いタイマ回路をチップサイズを
増大させることなく構成できるようにする。また、上記
レジスタ、共通コンパレータおよび共通カウンタが接続
された第２のバスを、各カウンタレジスタで時分割的に
使用することにより、数多くのタイマ機能を有するタイ
マ回路を、それらの精度を落とさずに実現できるように
するという上記目的を達成するものである。

以下この発明を実施例とともに詳細に説明する。

［実施例１］ 第２図は、本発明をシングルチップ・マイコンに適用し
た場合の一実施例を示すもので、図中鎖線Ａで囲まれた
部分は、シリコンのような一個の半導体基板上に形成さ
れる。

この実施例のシングルチップ・マイコンＭＰＵは、特に
制限されないが、プログラムに従って内部の実行ユニッ
ト等を制御するＣＰＵＩと、このＣＰＵＩの動作プログ
ラム等が格納されたＲＯＭ（リード・オンリ・メモリ）
２、主にＣＰＵＩの作業領域を提供するＲＡＭ３、タイ
マ回路５．入出カポ−トロ等から構成され、これらは内
部バス７を介して互いに接続されている。

上記ＣＰＵ１は、特に制限されないが、次に読出す命令
やデータのアドレスを保持するプログラムカウンタ、プ
ログラムの命令が順番にフェッチされる命令レジスタ、
マイクロプログラムが格納されたマイクロＲＯＭ、この
マイクロＲＯＭから読み出されたマイクロ命令をデコー
ドして制御信号を形成する制御用デコーダ、アキューム
レータ等の各種レジスタやＡＬＵ　（演算論理ユニット
）等によって構成されている。

そして、この実施例では、上記タイマ回路５内に設けら
れた副次的な第２バスとしてのＴＳＳバス（時分割バス
）８と上記内部バス７との間に切換回路９が設けられ、
上記ＴＳＳバス８は、切換回路９を介して内部バス７に
接続されている。切換回路９は、上記タイマ回路５を制
御するために・設けられたコントロール部１０から出力
される信号によって制御される。また、シングルチップ
マイコンＭＰＵ内には、外部から供給される発振信号Ｏ
５Ｃを分周してシステムのクロック信号φ１゜φ２を形
成して、ＣＰＵＩ等に供給する分周回路１１が設けられ
ている。上記コントロール部１０には、この分周回路１
１の前段から取り出されたクロック信号φ１．φ２より
も周波数の高いクロック信号φ。が供給され、クロック
信号φ０に基づいてタイマ回路５を構成する各種レジス
タやカウンタ（後述）を適当なタイミングで動作させ、
ＴＳＳバス８を時分割的に使用して複数のアウトプット
・コンベア機能とインプット・キャプチャ機能を実現さ
せるような制御信号を形成し出力するようにされている
。

上記タイマ回路５は、例えば第３図に示すように構成さ
れている。

システム側のメインの内部バス７に接続されるＴＳＳバ
ス８は、同図に示すように、各々ゲート９ａ、９ｂを介
して接続された２つのＴＳＳバス８ａ、８ｂによって構
成されている。これらのＴＳＳバス８ａ、８ｂに対し、
後述のカウンタＣＮＴの計数値を保持可能な６個のカウ
ンタレジスタＣＮＴ　　ＲＥＧ１〜ＣＮＴ−ＲＥＧｅと
、Ｃ、Ｐ　Ｕｌからの指令により書き込まれた所定の時
間データ、もしくはカウンタレジスタＣＮ　Ｔ　　ＲＥ
　Ｇ　１〜ＣＮＴ　　ＲＥＧｅの内容をロードして保持
する６個の共用レジスタＣＭ　Ｎ　−ＲＥ　Ｇ　、〜Ｃ
ＭＮ−ＲＥＧ６が、各々ゲートＱ　ａ　１〜Ｇ　ａ　ｅ
　ｔ　Ｇ　Ｃ１〜Ｇ　（−ｅ　ｒ　Ｇ　ｂ　１〜Ｇ１２
を介して接続されている。また、上記ＴＳＳパス８ａ、
８ｂには、上記６個のカウンタレジスタＣＮ　Ｔ　−Ｒ
Ｅ　Ｇ　１〜ＣＮＴ　　ＲＥＧｅに共通のカウンタＣＮ
Ｔと、上記共用レジスタＣＭＮ−ＲＥＧ１〜ＣＭ　Ｎ　
−ＲＥ　Ｇ　６に共通のコンパレータＣ’ＭＰが各々ゲ
ートＧａ７゜Ｇｂ１３およびＧａ４を介して接続されて
いる。

また、上記カウンタレジスタＣＮＴ−ＲＥＧ。

〜ＣＮ　Ｔ　−ＲＥ　Ｇ　ｅと共用レジスタＣＭＮ−Ｒ
Ｅ６１〜ＣＭ　Ｎ　−ＲＥ　Ｇ　ｅとの間には、前者の
内容を後者にロードできるようにするゲートＧ　ｄ　、
〜Ｇｄ６が設けられている。

上記共通カウンタＣＮＴは、特に制限されないが、ここ
ではインクリメンタにより構成されているとともに、上
記共通コンパレータＣＭＰはＴＳＳバス８ａを介して与
えられるデータ（共用レジスタの内容）を保持するバッ
ファ機能を備え、そのデータとカウンタＣＮＴの内容と
を比較する。

上記のごとく構成されたタイマ回路５は、前記コントロ
ール部ｌＯからの制御信号によってゲートＧａ１〜Ｇａ
８およびＧｃｌ　−Ｇａ４　、Ｇｂ１〜Ｇｂ１３が適当
なタイミングで開閉されることにより、時分割的にＴＳ
Ｓバス８ａ、８ｂを使って６個の機能を同時に実行させ
ることができる。

すなわち、コントロール部ＩＯは、内部に上記各共用レ
ジスタＣＭＮ−ＲＥＧ１〜ＣＭＮ−ＲＥＧ６にそれぞれ
対応する６個のフラグビットＦＢ１〜ＦＢ６からなるコ
ントロールレジスタＣＲを有している。そして、このコ
ントロールレジスタＣＲのフラグビットＦＢ、が例えば
′０″にセットされていると、このフラグビットＦＢ１
に対応する共用レジスタＣＭＮ−ＲＥＧ１はアウトプッ
ト・コンベア・レジスタと使用され、またフラグビット
Ｆｂ１がＩＩ　Ｉ　ＩＦにセットされていると共用レジ
スタＣＭＮ−ＲＥＧ１はインプット・キャプチャ・レジ
スタとして使用されるようにされる。他の共用レジスタ
ＣＭＮ　　ＲＥＧ２〜ＣＭＮ　　ＲＥＧｅについても同
様である。

つまり、コントロール部１０は、コントロールレジスタ
ＣＲの各フラグビットＦＢ１〜ＦＢＧに対応して、それ
ぞれその内容に応じた制御信号を形成するように論理回
路が構成されている。例えば、上記のごとくフラグビッ
トＦＢＩが“０″にセットされている場合には、コント
ロール部１ｏの制御信号によってゲートＧｂ２が開がれ
て、ＴＳＳバス８ｂを介してＣＰＵ１によって共用レジ
スタＣ：　Ｍ　Ｎ　−ＲＥ　Ｇ　１に所定の時間データ
を書き込むことができるようにされる。

一方、フラグビットＦＢ、がＩＩ　Ｉ　Ｈにされている
場合には、ゲートＧｄ１が開がれて対応するカウンタレ
ジスタＣＮＴ　　ＲＥＧｌの内容が共用レジスタＣＭＮ
−ＲＥＧ１にロードされ保持される。

保持されたカウンタ値は、ＣＰＵＩによってＴＳＳバス
８ａを介して読み取ることができる。このように、共用
レジスタＣ，ＭＮ−ＲＥＧがインプット・キャプチャ・
レジスタとして使用される場合、コントロール部１０は
、外部から所定の端子（ポート）に供給される入力信号
の立上がりもしくは立下がりを検出して、ゲートＧｄを
開くような制御信号を形成し、カウンタレジスタＣＮＴ
−ＲＥＧの値を共用レジスタＣＭＮ−ＲＥＧにロードさ
せるとともに、ｃｐｕｉに割込みをかけて、カウンタレ
ジスタＣＮＴ−ＲＥＧの値をインプット・キャプチャ・
レジスタとしての共用レジスタＣＭＮ−ＲＥＧにロード
したことを知らせる。ＣＰＵ１は、これを受けてインプ
ット・キャプチャ・レジスタの内容をＲＡＭ３等に書き
込んで、次に入力信号の立下がりによって再び共用レジ
スタＣＭＮ−ＲＥＧに取り込まれたカウンタ値を読み取
り、例えば２つのカウンタ値の差を求めることにより、
その入力信号のパルス幅等を知ることができる。

上記の場合、ＣＰＵＩが共用レジスタＣＭＮ−ＲＥＧの
内容を読み取るには１例えばＣＰＵＩから出力される所
定のアドレスをデコードするアドレスデコーダをコント
ロール部１０内に設けておく。そして、そのデコード信
号に基づいて、ＣＰＵ１がタイマ回路５内のレジスタの
読み込みまたは書き込みを行なう際に、コントロール部
１０からゲート９ａ〜９ｂに対して制御信号を供給して
、適当なゲートを開き、ＴＳＳバス８ａ、８ｂとＣＰＵ
Ｉ側の内部バス７とを接続させてやるようにすればよい
。

しかも上記実施例では、特に制限されないが。

ＣＰＵ１に供給されるシステムクロックφ】、φ２の周
波数の４倍の周波数のクロックφ０がコントロール部１
０に供給されて、タイマ回路５を構成する共通カウンタ
ＣＮＴや共通コンパレータＣＭＰが、システムのクロッ
クの４倍の周波数で動作され、かつバス８ａ、８ｂが各
レジスタによって時分割的に使用されるようになってい
る。

すなわち、クロックφ０のあるタイミングで先ずコント
ロール部ＩＯからの制御信号によってゲートＧａ１とＧ
ａ７が開かれ、第１のカウンタレジスタＣＮ　Ｔ　−Ｒ
Ｅ　Ｇ　１の内容がＴＳＳバス８ａに吐き出されてカウ
ンタＣＮＴに供給される。そして、その値に１が加えら
れてから、ゲートＧｂ、３とＧｂｌが開かれてカウンタ
ＣＮＴの値が元のカウンタレジスタＣＮＴ　　ＲＥＧ、
に入れられる。ここで、フラグビットＦＢ、がｒｒ　Ｏ
ｎにされ、共用レジスタＣＭＮ−ＲＥＧＩがアウトプッ
ト・コンベア・レジスタとして使用されていると、クロ
ックφ０の次のタイミングでゲートＧｃｌとＧｃ７が開
かれ、第１の共用レジスタＣＭＮ−ＲＥＧ１の内容がＴ
ＳＳバス８ａに吐き出されて、コンパレータＣＭＰに供
給される。

コンパレータＣＭＰは、供給された共用レジスタＣＭＮ
　　ＲＥＧＩの内容と、そのときカウンタＣＮＴで加算
された計数値と比較し、一致すればタイマ出力を形成し
、外部へ出力する。

次のタイミングでは、先ずゲートＧａ２とＧａ７が開か
れて第２のカウンタレジスタＣＮＴ−ＲＥＧ２の内容が
、ＴＳＳバス８ａを通してカウンタＣＮＴに供給されて
】だけ加算され、ＴＳＳバス８ｂを介して元のレジスタ
ＣＮ　Ｔ　−ＲＥ　Ｇ　２に戻されるとともに、フラグ
ビットＦＢ２が０”にされていると、次にゲートＧｃ２
とＧｃ７が開かれて第２の共用レジスタＣＭＮ　　ＲＥ
Ｇ２の内容が、ＴＳＳバス８ａを通してコンパレータＣ
ＭＰに供給され、そのときのカウンタＣＮＴの値と比較
される。

さらに、次のタイミングでは、ゲートＧａ３が開かれて
、第３のカウンタレジスタＣＮＴ−ＲＥＧ３の内容がＴ
ＳＳバス８ａを通してカウンタＣＮＴに供給され、１だ
け加算されてからＴＳＳバス８ｂを介して元のレジスタ
に戻されるとともに、第３の共用レジスタＣＭ　Ｎ　−
ＲＥ　Ｇ　３の内容がＴＳＳバス８ａを通してコンパレ
ータＣＭＰに供給され、カウンタＣＮＴの値と比較され
る。

このようにして、ＴＳＳバス８ａ、８ｂを時分割的に使
用することによってカウンタレジスタＣＮＴ　　ＲＥＧ
Ｉ〜ＣＮ　Ｔ　　Ｒ，Ｅ　Ｇ　ｅの内容が次々とインク
リメントされるとともに、共用レジスタＣＭＮ　　ＲＥ
Ｇ１〜ＣＭＮ　　ＲＥＧｅの内容がコンパレータＣＭＰ
に送られてカウンタの値と比較され、一致するとタイマ
出力が形成される。

ただし、上記の場合、フラグビットＦＢがｔｒ　Ｏｎに
されているものに対応する共用レジスタＣＭＮ−ＲＥＧ
は、インプット・キャプチャ・レジスタとして使用され
るため、ＴＳＳバス８ａを介してその内容がコンパレー
タＣＭＰに供給されることはない。代わりに、その共用
レジスタＣＭＮ−ＲＥＧは、インプット・キャプチャ・
レジスタとして動作される。すなわち、外部から供給さ
れる入力信号の立上がりもしくは立下がりを検出した時
点でコントロール部１０から出力される制御信号によっ
て対応するゲートＧｄが開かれて、そのときカウンタレ
ジスタＣＮＴ−ＲＥＧに保持されている値が共用レジス
タＣＭＮ−ＲＥＧにロードされる。

ところで、マイクロコンピュータを使用したシステムで
は、一般にタイマ回路のために与えられた複数の端子（
ボート）のうちどれを入力として使い、どれを出力とし
て使うか、予め決ってしまうことが多い。従って、共用
レジスタＣＭＮ−ＲＥＧ１〜ＣＭＮ　　ＲＥＧｅを、ア
ウトプット・コンベア・レジスタとして使用するか、イ
ンプット・キャプチャ・レジスタとして使用するかを設
定するコントロールレジスタＣＲは、例えばプログラム
の実行に先立って、ＣＭＰｌによって内部バス７を介し
てコントロールレジスタＣＲにソフトウェアで所定のデ
ータを書き込んでやればよい。これによって、予め所定
の状態に初期設定が行なわれるようになるので、後はコ
ントロールレジスタＣＲの内容を固定してシステム動作
させることができる。

さらに、上記実施例のタイマ回路では、コトロール・レ
ジスタＣＲの設定をソフトウェアで行なえるようになっ
ているので、プログラムの途中であるフラグビットを１
７０　Ｈがら”　１　”もしくは１″゛がらＩｔ　０１
ｒへ変更して、アウトプット・コンベア機能からインプ
ット・キャプチャ機能もしくはその逆の機能変更を行な
うこともできる。

上記実施例によれば、ユーザーの要望に応じて、６個の
共用レジスタＣＭＮ−ＲＥＧを使い分けて、例えばある
ユーザーシステムに対しては、アウトプット・コンベア
機能（タイマ機能）を３個、またインプット・キャプチ
ャ機能を３個とし、他のユーザーシステムに対しては、
アウトプット・コンベア機能を５個、インプット・キャ
プチャ機能を１個とするようなことが容易に実現できる
。

しかも、比較的素子数の多いカウンタやコンパレータを
共用するようにしているので、必要な数だけカウンタや
コンパレータを設ける場合に比べて、回路全体の占有面
積が少なくて済む。その結果、多数の機能を有するタイ
マ回路を小さな占有面積で実現でき、タイマ回路を備え
たマイクロコンピュータのチップサイズを低減させ、コ
ストパーフォマンスを向上させることができる。

［実施例２］ 第４図には、本発明に係るタイマ回路の第２の実施例１
が示されている。

この実施例では、Ｔ　Ｓ’　Ｓバス８ａ、８ｂの他にも
う一つのＴＳＳバス８Ｃが設けられ、２つのバス系列が
構成されている。そして、前記カウンタレジスタＣＮＴ
−ＲＥＧＩ〜ＣＮＴ−ＲＥＧ６および共通カウンタＣＮ
Ｔは、ゲートＧ−ａ１〜Ｇａ７を介して第１の系列のＴ
ＳＳバス８ａに接続されている。また、前記共用レジス
タＣ：ＭＮ−ＲＥＧ、〜ＣＭＮ−ＲＥＧ、および共通コ
ンパレータＣＭＰは、ゲートＧＣ１〜Ｇｃ７を介して第
２系列のＴＳＳバス８Ｃに接続されている。そして。

上記２系列のＴＳＳバス８ａ、８ｃは、それぞれ時分割
的に使用されるようにされている。従って、一方のＴＳ
Ｓバス８ａを使ってカウンタレジスタＣＮＴ−ＲＥＧか
ら共通カウンタＣＮＴヘデータを供給するのと並行して
、アウトプット・コンベア・レジスタとしての共用レジ
スタＣＭＮ−ＲＥＧから共通コンパレータＣＭＰへのデ
ータの転送を同時に行なうことができる。

そのため、第１の実施例と同じ周波数のクロックφ。を
コントロール部１０へ送ってタイマ回路５を動作させる
場合に比べて、すべてのレジスタを１回ずつ動作させる
のに要するサイクル時間が短くなる。その結果、タイマ
の精度すなわち分解能が向上されるという利点がある。

さらに、この実施例では、２系列のＴＳＳバスを設けて
いるが、３系列あるし１は４系列以上設けることもでき
、数を増やすほどタイマの分解能を向上させることがで
きる。

また、上記Ｔ、ＳＳバス８ａ、８ｂもしくは８ａ〜８ｃ
に、シリアル入出力装置を構成する複数の送受信レジス
タとこれらに共通のシフタ（シフトレジスタ）を接続さ
せ、前記レジスタ群やカウンタ、コンパレータとともに
時分割動作させるように構成することも可能である。

［効果コ （１）マイクロコンピュータの内部バスに接続される第
２のバス（ＴＳＳバス）を設け、この第２のバスに時刻
データ（カウンタの値）を保持する複数個のカウンタレ
ジスタを接続し、かつこれらの各カウンタレジスタに対
応してその値を保持可能なレジスタを設け、また、この
レジスタおよび上記カウンタレジスタにそれぞれ共通の
コンパレータおよびカウンタを設けて、上記第２のバス
に接続させるとともに、上記各レジスタを時間設定用の
データを保持するアウトプット・コンベア・レジスタも
しくはカウンタレジスタの値を取り込むインプット・キ
ャプチャ・レジスタのいずれに使用するか設定可能なビ
ットを有するコントロールレジスタを設けであるので、
一つのレジスタをソフトウェアでインプット・キャプチ
ャ・レジスタもしくはアウトプット・コンベア・レジス
タのいずれにも使用できるようになるという作用により
、多数の機能を持つタイマ回路構成するのに必要なレジ
スタおよびコンパレータやカウンタの数が減少され、ユ
ーザーの要望に応じた豊富なタイマ機能を実現できる柔
軟性の高いタイマ回路をチップサイズを増大させること
なく構成できるという効果がある。

（２）マイクロコンピュータの内部バスに接続される第
２のバス（ＴＳＳバス）を２系列以上設け、この第２の
バスの一方に時刻データ（カウンタの値）を保持する複
数個のカウンタレジスタを接続し、かつこれらの各カウ
ンタレジスタに対応し、てその値を保持可能なレジスタ
を他方の系列のバスに接続し、また、このレジスタおよ
び上記カウンタレジスタにそれぞれ共通のコンパレータ
およびカウンタを設けて、上記２系列の第２バスのそれ
ぞれに接続させるとともに、上記各レジスタを時間設定
用のデータを保持するアウトプット・コンベア・レジス
タもしくはカウンタレジスタの値を取り込むインプット
・キャプチャ・レジスタのいずれに使用するか設定可能
なビットを有するコントロールレジスタを設は一つのレ
ジスタをソフトウェアでインプット・キャプチャ・レジ
スタもしくはアウトプット・コンベア・レジスタのいず
れにも使用できるようにしたので、上記２系列のバスを
使ってタイマ回路をシステムクロックよりも速く動作さ
せることができるようになるという作用により、数多く
のタイマ機能を有するタイマ回路を、それらの精度を落
とさずに実現できるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
共通のカウンタＣＮＴとしてインクリメンタを使用して
いるが、インクリメンタの代すりにデクリメンタを用い
ることも可能である。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシン−グルチップマ
イコンに適用したものについて説明したが、この発明は
それに限定されるものでなく、マルチチップコンピュー
タを構成するＩ１０チップ等の周辺ＬＳＩあるいはＣＰ
　Ｕからの指令によって任意の所望周波数のクロック信
号を出力するタイムモジュールＬＳＩなどにも利用でき
るものである。

【図面の簡単な説明】

第１図は、従来のマイクロコンピュタ−システムにおけ
るタイマ回路の構成例を示すブロック図、第２図は、本
発明をシングルチップマイコンに適用した場合の一実施
例°を示すブロック図、第３図は、本発明に係るタイマ
回路の一実施例を示すブロック図、 第４図は、本発明の他の実施例を示すブロック図である
。 １・・・・ＣＰＵ　（マイクロプロセッサ）、２・・・
・ＲＯＭ　（リード・オンリ・メモリ）、３・・・・Ｒ
ＡＭ（ランダム・アクセス・メモリ）、５・・・・タイ
マ回路、６・−・・入出力ポート、７・・・・第１バス
（内部バス）、８，８ａ〜８ｃ・・・・第２バス（ＴＳ
Ｓバス）、９・・・・切換回路、９８〜９ｂ・・・・ゲ
ート、１０・・・・コントロール部、１１・・・・分局
回路、ＣＮＴ・・・・計数手段（カウンタ）、ＣＭＰ・
・・・比較手段（コンパレータ）、ＣＮ’ｒ　−ＲＥ　
Ｇ　、〜ＣＮＴ　　ＲＥＧｅ・・・・カウンターレジス
タ、ＣＭＮ−ＲＥＧ１〜ＣＭＮ−ＲＥＧ６・・・・共用
レジスタ、ＣＲ・・・・コントロールレジスタ、ＦＢ１
〜ＦＢ、・・・・フラグビット、。 第　　１　　図

Claims (1)

1. 【特許請求の範囲】 １、共通のバスを介して互いに接続された複数個の時刻
   データ保持用のカウンタレジスタと、これらのカウンタ
   レジスタに共通の計数手段および上記各カウンタレジス
   タにそれぞれ対応されてデータ移動可能に設けられ、か
   つバスを介して共通の比較手段に接続された複数個の共
   用レジスタとからなるタイマ回路と、上記各共用レジス
   タに対し、対応する上記カウンタレジスタの内容を移動
   させるか否かを設定可能なビットを有するコントロール
   レジスタとを備え、上記カウンタレジスタの内容に応じ
   て異なる機能を各々実現するようにされてなることを特
   徴とするデータ処理装置。 ２、上記バスが、システムを構成するマイクロプロセッ
   サに接続されたバスに対し、切換手段を介して接続され
   、かつ時分割的に使用されるようにされてなることを特
   徴とする特許請求の範囲第１項記載のデータ処理装置。 ３、上記バスが２系列設けられ、一方の系列のバスには
   上記カウンタレジスタとこれらに共通の計数手段が接続
   され、また他方の系列のバスには上記共用レジスタとこ
   れらに共通の比較手段が接続され、それぞれ時分割的に
   動作されるようにされてなることを特徴とする特許請求
   の範囲第１項もしくは第２項記載のデータ処理装置。