JPS6366659A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS6366659A JPS6366659A JP61212355A JP21235586A JPS6366659A JP S6366659 A JPS6366659 A JP S6366659A JP 61212355 A JP61212355 A JP 61212355A JP 21235586 A JP21235586 A JP 21235586A JP S6366659 A JPS6366659 A JP S6366659A
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- JP
- Japan
- Prior art keywords
- timing data
- circuit
- wait
- input
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000013256 coordination polymer Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000004260 weight control Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータのウェイト制御回路に関
する。
する。
第２図はこの種のマイクロコンピュータの従来例を示す
回路図である。
回路図である。
Ｉ／Ｏ装置２３．２４には、ジャンパ一端子板２１とゲ
ート回″ｔ８２７、ジャンパ一端子板２２とゲート回路
２８がそれぞれ設けられている。ジャンパ一端子板２１
．２２には、４１１の出力端子と対応する各入力端子の
一方は接地に、他方は電源端子に接続されており、接地
側の入出力端子をジャンパーすることにより“Ｉ Ｑ
ＩＩ、電源側の入出力端子をジャンパーすることにより
１″のデータからなる４ビツトのデータが設定される。
ート回″ｔ８２７、ジャンパ一端子板２２とゲート回路
２８がそれぞれ設けられている。ジャンパ一端子板２１
．２２には、４１１の出力端子と対応する各入力端子の
一方は接地に、他方は電源端子に接続されており、接地
側の入出力端子をジャンパーすることにより“Ｉ Ｑ
ＩＩ、電源側の入出力端子をジャンパーすることにより
１″のデータからなる４ビツトのデータが設定される。
これら４ビツトのデータは、ゲート回路２７．２８にチ
ップセレクト信号１５．１６が入力されるとＣＰＵ回路
１へ出力される。
ップセレクト信号１５．１６が入力されるとＣＰＵ回路
１へ出力される。
ＣＰＵ回路１はＩ／Ｏ入出力命令により、起動され、Ｃ
ＰＵのクロック信号１３と同期して動作する。Ｄフリッ
プフロップ４は、端子Ｓには値゛１′”がセットされ、
端子Ｒにはアンド回路／Ｏより常時値“１″が入力して
いる。端子りにオア回路９を介してＩ／Ｏ入力命令、Ｉ
／Ｏ出力命令のストローブ信号１１または１２の値″“
１′°が入力すると、端子ＣＰに入力しているクロック
信号１３の立上がりでラッチし、端子Ｑに値“１”を出
力する。カウンタ３は、出力端子ＱＯ−０３は初期値“
００００”となっており、端子ＥＰ、ＥＴにＤフリップ
７０ツブ４の端子Ｑの出力値“１″が入力すると端子Ｃ
Ｐのクロック信号１３の立上りによりカウントアツプす
る。比較回路２は、端子ＢＯ〜Ｂ３にＩ／Ｏ装置２３．
２４からウェイトタイミングデータを入力し、端子ＡＯ
−Ａ３にカウンタ３の出力を入力し、そして両名を比較
する回路で、これらの２人力の一致を端子Ｙで検出すル
タメニ、端子Ｃ）ｌ：ＣＺ、ＣＹが値“０″。
ＰＵのクロック信号１３と同期して動作する。Ｄフリッ
プフロップ４は、端子Ｓには値゛１′”がセットされ、
端子Ｒにはアンド回路／Ｏより常時値“１″が入力して
いる。端子りにオア回路９を介してＩ／Ｏ入力命令、Ｉ
／Ｏ出力命令のストローブ信号１１または１２の値″“
１′°が入力すると、端子ＣＰに入力しているクロック
信号１３の立上がりでラッチし、端子Ｑに値“１”を出
力する。カウンタ３は、出力端子ＱＯ−０３は初期値“
００００”となっており、端子ＥＰ、ＥＴにＤフリップ
７０ツブ４の端子Ｑの出力値“１″が入力すると端子Ｃ
Ｐのクロック信号１３の立上りによりカウントアツプす
る。比較回路２は、端子ＢＯ〜Ｂ３にＩ／Ｏ装置２３．
２４からウェイトタイミングデータを入力し、端子ＡＯ
−Ａ３にカウンタ３の出力を入力し、そして両名を比較
する回路で、これらの２人力の一致を端子Ｙで検出すル
タメニ、端子Ｃ）ｌ：ＣＺ、ＣＹが値“０″。
“１″にそれぞれ設定されている。両者が一致したとす
ると、端子Ｙに値″゛１″を出力する。Ｄフリップフロ
ップ５は、Ｄフリップフロップ４と同様に端子Ｓ、Ｒが
値“１°゛にセットされ、端子ＣＰにインバータ７を介
してクロック信号１３を反転して入力しており、カウン
タ３のカウントアツプのクロック信号１３の立下りで比
較回路２の端子Ｙの出力をラッチして、端子Ｑ、０にそ
れぞれ値“１”のＥ／Ｏレディ信号１４、値“０″のリ
セット信号２９を出力する。このリセット信号２９はア
ンド回路／Ｏを介してＤフリップフロップ４およびカウ
ンタ３のリセット端子Ｒに入力され、これらの回路４．
３をリセットし、ウェイト制御の動作が終了する。なお
、ウェイトタイミングデータの再設定などで、システム
リセット信号１７が出力されると、Ｄフリップ７０ツブ
４，５、カウンタ３がリセットされる。
ると、端子Ｙに値″゛１″を出力する。Ｄフリップフロ
ップ５は、Ｄフリップフロップ４と同様に端子Ｓ、Ｒが
値“１°゛にセットされ、端子ＣＰにインバータ７を介
してクロック信号１３を反転して入力しており、カウン
タ３のカウントアツプのクロック信号１３の立下りで比
較回路２の端子Ｙの出力をラッチして、端子Ｑ、０にそ
れぞれ値“１”のＥ／Ｏレディ信号１４、値“０″のリ
セット信号２９を出力する。このリセット信号２９はア
ンド回路／Ｏを介してＤフリップフロップ４およびカウ
ンタ３のリセット端子Ｒに入力され、これらの回路４．
３をリセットし、ウェイト制御の動作が終了する。なお
、ウェイトタイミングデータの再設定などで、システム
リセット信号１７が出力されると、Ｄフリップ７０ツブ
４，５、カウンタ３がリセットされる。
なお、ウェイトタイミングデータを回路的に固定したも
のもあった。
のもあった。
上述した従来のマイクロコンピュータは、Ｉ／Ｏ装置に
対する入出力命令を実行したときのウェイトタイミング
をジャンパー線などの接続切替えにより変更するか回路
的に固定しているので、ＣＰｔＪより制御するＩ／Ｏ装
置の特性が異なり、ウェイトタイミングを変更する場合
にはジャンパー線などの接続切替えや回路の改造がその
都度必要となり、融通性に欠けるという欠点がある。
対する入出力命令を実行したときのウェイトタイミング
をジャンパー線などの接続切替えにより変更するか回路
的に固定しているので、ＣＰｔＪより制御するＩ／Ｏ装
置の特性が異なり、ウェイトタイミングを変更する場合
にはジャンパー線などの接続切替えや回路の改造がその
都度必要となり、融通性に欠けるという欠点がある。
本発明のマイクロコンピュータは、ＣＰＵが■／Ｏ装置
に対する入出力命令を実行する時、Ｉ／Ｏ装置に設定さ
れているウェイトタイミングデータを入力し、クロック
信号の計数値が前記ウェイトタイミングデータに一致す
るとＩ／Ｏレディ信号を出力するマイクロコンピュータ
において、プログラムに各Ｉ／Ｏ装置の特性に応じたウ
ェイトタイミングデータが予め設定され、ＣＰＵから前
記ウェイトタイミングデータが設定されるレジスタが各
Ｉ／Ｏ装置に設けられていることを特徴とする。
に対する入出力命令を実行する時、Ｉ／Ｏ装置に設定さ
れているウェイトタイミングデータを入力し、クロック
信号の計数値が前記ウェイトタイミングデータに一致す
るとＩ／Ｏレディ信号を出力するマイクロコンピュータ
において、プログラムに各Ｉ／Ｏ装置の特性に応じたウ
ェイトタイミングデータが予め設定され、ＣＰＵから前
記ウェイトタイミングデータが設定されるレジスタが各
Ｉ／Ｏ装置に設けられていることを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のマイクロコンピュータの一実施例の回
路図である。第２図中と同番号のものは同じものを示す
。
路図である。第２図中と同番号のものは同じものを示す
。
Ｉ／Ｏ装置３０．３１は、レジスタ２５．２６とゲート
回路２７．２８を有し、レジスタ２５゜２６には、予め
プログラムに設定したウェイトタ、イミングデータがＣ
ＰＵから設定される。
回路２７．２８を有し、レジスタ２５゜２６には、予め
プログラムに設定したウェイトタ、イミングデータがＣ
ＰＵから設定される。
次に、本実施例の動作について説明する。ウェイトタイ
ミングデータが新たに設定される場合、レジスタ２５．
２６は、ＣＰＵからシステムリセット信号１７を入力し
て端子ＱＯ〜Ｑ３の既設定ウェイトタイミングデータを
リセットし、次に、データバス１８より端子ＤＯ〜Ｄ３
に新ウェイトタイミングデータを入力し、これを端子Ｃ
Ｐに入力するストローブ信号１９．２０によりラップし
、端子ＱＯ−０３にセットする。ＣＰＵがＩ／Ｏ装置３
０．３１に対する入出力命令を実行する時、ゲート回路
２７．２８は、チップセレクト信号１５．１６を受け、
ＣＰＵ回路１の比較回路２ヘウエイトタイミングデータ
を出力する。ＣＰＵ回路１は、従来例と同様にウェイト
時間を計数し、Ｉ／Ｏレディ信号１４を出力する。
ミングデータが新たに設定される場合、レジスタ２５．
２６は、ＣＰＵからシステムリセット信号１７を入力し
て端子ＱＯ〜Ｑ３の既設定ウェイトタイミングデータを
リセットし、次に、データバス１８より端子ＤＯ〜Ｄ３
に新ウェイトタイミングデータを入力し、これを端子Ｃ
Ｐに入力するストローブ信号１９．２０によりラップし
、端子ＱＯ−０３にセットする。ＣＰＵがＩ／Ｏ装置３
０．３１に対する入出力命令を実行する時、ゲート回路
２７．２８は、チップセレクト信号１５．１６を受け、
ＣＰＵ回路１の比較回路２ヘウエイトタイミングデータ
を出力する。ＣＰＵ回路１は、従来例と同様にウェイト
時間を計数し、Ｉ／Ｏレディ信号１４を出力する。
以上説明したように本発明は、各Ｉ／Ｏ装冒にレジスタ
回路を設け、各Ｉ／Ｏ装置の特性により異なるウェイト
タイミングデータを予めプログラムに設定し、これをＣ
ＰＵからレジスタ回路に設定することにより、各Ｉ／Ｏ
装置のウェイト制御を、ハードウェアを変更したり、ジ
ャンパーの接続切替を行なうことな（自在に行なうこと
ができ、ハードウェアが有効に利用されて経済性を図る
ことができる効果がある。
回路を設け、各Ｉ／Ｏ装置の特性により異なるウェイト
タイミングデータを予めプログラムに設定し、これをＣ
ＰＵからレジスタ回路に設定することにより、各Ｉ／Ｏ
装置のウェイト制御を、ハードウェアを変更したり、ジ
ャンパーの接続切替を行なうことな（自在に行なうこと
ができ、ハードウェアが有効に利用されて経済性を図る
ことができる効果がある。
第１図は本発明のマイクロコンピュータの一実施例を示
す回路図、第２図は従来例の回路図である。 １・・・ＣＰＵ回路、２・・・比較回路、３・・・カウ
ンタ、４．５・・・Ｄフリツプフロツプ、７・・・イン
バータ、９・・・オア回路、／Ｏ・・・アンド回路、１
１．１２・・・Ｉ／Ｏ入力命令、出力命令のストローブ
信号、１３・・・ＣＰＬＩクロック信号、１４・・・Ｉ
／Ｏレディ信号、１５．１６・・・チップセレクト信号
、１７・・・システムリセット信号、１８・・・データ
バス、１９゜２０・・・ウェイトタイミングデータのス
トローブ信号、３０．３１・・・Ｉ／Ｏ装置、２５．２
６・・・レジスタ、２７．２８・・・ゲート回路、２つ
・・・リセッ１−信号。
す回路図、第２図は従来例の回路図である。 １・・・ＣＰＵ回路、２・・・比較回路、３・・・カウ
ンタ、４．５・・・Ｄフリツプフロツプ、７・・・イン
バータ、９・・・オア回路、／Ｏ・・・アンド回路、１
１．１２・・・Ｉ／Ｏ入力命令、出力命令のストローブ
信号、１３・・・ＣＰＬＩクロック信号、１４・・・Ｉ
／Ｏレディ信号、１５．１６・・・チップセレクト信号
、１７・・・システムリセット信号、１８・・・データ
バス、１９゜２０・・・ウェイトタイミングデータのス
トローブ信号、３０．３１・・・Ｉ／Ｏ装置、２５．２
６・・・レジスタ、２７．２８・・・ゲート回路、２つ
・・・リセッ１−信号。
Claims (1)
- 【特許請求の範囲】 ＣＰＵがＩ／Ｏ装置に対する入出力命令を実行する時、
Ｉ／Ｏ装置に設定されているウェイトタイミングデータ
を入力し、クロック信号の計数値が前記ウェイトタイミ
ングデータに一致するとＩ／Ｏレディ信号を出力するマ
イクロコンピュータにおいて、 プログラムに各Ｉ／Ｏ装置の特性に応じたウェイトタイ
ミングデータが予め設定され、ＣＰＵから前記ウェイト
タイミングデータが設定されるレジスタが各Ｉ／Ｏ装置
に設けられていることを特徴とするマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61212355A JPS6366659A (ja) | 1986-09-08 | 1986-09-08 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61212355A JPS6366659A (ja) | 1986-09-08 | 1986-09-08 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6366659A true JPS6366659A (ja) | 1988-03-25 |
Family
ID=16621170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61212355A Pending JPS6366659A (ja) | 1986-09-08 | 1986-09-08 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6366659A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03111960A (ja) * | 1989-09-26 | 1991-05-13 | Mitsubishi Electric Corp | ワンチップマイクロコンピュータ |
| JPH0454553A (ja) * | 1990-06-21 | 1992-02-21 | Nec Corp | マイクロプロセッサ |
| JPH04130565A (ja) * | 1990-09-20 | 1992-05-01 | Nec Corp | マイクロプロセッサ |
| US6408353B1 (en) | 1998-10-09 | 2002-06-18 | Nec Corporation | Microcomputer having sampling function of retry requesting signal in syncronization with strobe signal |
-
1986
- 1986-09-08 JP JP61212355A patent/JPS6366659A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03111960A (ja) * | 1989-09-26 | 1991-05-13 | Mitsubishi Electric Corp | ワンチップマイクロコンピュータ |
| JPH0454553A (ja) * | 1990-06-21 | 1992-02-21 | Nec Corp | マイクロプロセッサ |
| JPH04130565A (ja) * | 1990-09-20 | 1992-05-01 | Nec Corp | マイクロプロセッサ |
| US6408353B1 (en) | 1998-10-09 | 2002-06-18 | Nec Corporation | Microcomputer having sampling function of retry requesting signal in syncronization with strobe signal |
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