JPH02252033A - シーケンシャルトリガイネーブル機能回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 プログラムの開発を支援するシーケンシャルトリガイネ
ーブル機能回路に関し、 回路構成を簡単化すると共に、イネーブルポイントの設
定を容易にすることを目的とし、プログラムの複数のイ
ネーブルポイントデータを設定する第１のメモリと、前
記プログラムのディセーブルポイントデータを設定する
第２のメモリと、設定イネーブルポイントのプログラム
実行により前記第１のメモリから読出されたイネーブル
ポイントデータに従ってシフト動作を行うと共に、前記
第２のメモリからディセーブルポイントデータが読出さ
れた時にクリアされるシフトレジスタ部と、前記イネー
ブルポイント数を示す段数データを設定するレジスタ部
と、該レジスタ部の段数データにより定まる前記シフト
レジスタ部の各段の出力信号条件により、ブレークポイ
ント通過時にプログラムの停止信号を出力するセレクタ
部とを備えて構成した。

〔産業上の利用分野３ 本発明は、プログラムの開発を支援するシーケンシャル
トリガイネーブル機能回路に関するものである。

シーケンシャルトリガイネーブル機能回路は、プログラ
ムの開発を支援するエミュレータの機能の一つを有する
回路であり、プログラムに設定された複数のイネーブル
ポイントを所定の順序で通過した時に、予め設定したブ
レークポイントに於いてプログラムの実行を停止させ、
その時点に於けるプロセッサ内のレジスタ等の内容を調
査し、ブレークポイントまでのプログラムの正常性を確
認するものである。このようなシーケンシャルトリガイ
ネーブル機能回路に於いて、各種のプロセッサに対応し
て、イネーブルポイントの設定が容易であることが要望
されている。

〔従来の技術〕

従来例のシーケンシャルトリガイネーブル機能回路は、
例えば、第４図に示す構成を有するものであり、４１は
イネーブルポイント用のレジスタファイル、４２はディ
セーブルポイント用のレジスタ、４３は段数設定用のレ
ジスタ、４４はカウンタ、４５は出力用のフリップフロ
ップ、４６゜４７はアドレス比較用の排他的オア回路、
４８゜４９はアンド回路、５０はインバータ、５１及び
５２はプルアップ用の抵抗であり、プログラムのアドレ
スＰＡを１６ビツトとした場合を示す。

レジスタファイル４１に複数のイネーブルポイントを設
定し、レジスタ４２にディセーブルポイントを設定し、
レジスタ４３にイネーブルポイント数を示す段数データ
を設定し、カウンタ４４によりイネーブルポイントの通
過をカウントアツプするものである。又排他的オア回路
４６はプログラムアドレス信号ＰＡとイネーブルポイン
ト・アドレス信号とを比較し、排他的オア回路４７はプ
ログラムアドレス信号ＰＡとディセーブルポイント・ア
ドレス信号とを比較するもので、それぞれの１６ビツト
分の出力端子は、ワイヤードオア接続され、それぞれ抵
抗５１．５２を介して＋５ｖ等の電源に接続され、排他
的オア回路４６．４７の１６ビツト分の出力が総て“０
”の時に、抵抗５１．５２の接続点がローレベル（Ｏ″
）となる。

又カウンタ４４の端子ＱＡ、Ｑ、が共に“ｌ”となり、
且つインバータ５０の、出力信号が１”となると、アン
ド回路４８の出力信号が１１”となって、クロック信号
ＣＬＫのタイミングで、フリップフロップ４５がセット
されて、その端子Ｑが“１”となるから、ブレークポイ
ント・アドレス検出信号が得られると、アンド回路４９
からプログラムの停止信号ＳＴが出力される。

例えば、第５図に示すように、θ〜１００番地のメイン
ルーチンの２０．４０，６０．８０番地にそれぞれサブ
ルーチン５ＢＲ１〜５ＢＲ４を実行するプログラムを開
発する場合、例えば、８５番地にブレークボンドを設定
し、その後の９０番地にディセーブルポイントを設定す
る。

又サブルーチン５ＢＲＩ〜５ＢＲ４内の例えば２５０．
４５０，６５０．８５０５０番地ネーブルポイントＥＮ
Ｐ　１〜ＥＮＰ４を設定し、サブルーチンを５ＢＲ１，
５ＢＲ２，５ＢＲ３，５ＢＲ４の順序で実行した時に、
ブレークポイントに於いてプログラムを停止させたい場
合、レジスタファイル４１の端子りに、２５０，４５０
．６５０８５０番地のイネーブルポイントＥＮＰ　１〜
ＥＮＰ４のアドレス信号を順次加えると共に、端子ＷＡ
、Ｗ、にイネーブルポイントデータとして、その順番を
示すデータを加えて、イネーブルポイントを設定する。

又レジスタ４２の端子りに、９０番地のディセーブルポ
イントのアドレス信号を加えて、ディセーブルポイント
を設定する。又レジスタ４３の端子Ｄ＋、Ｄｚにイネー
ブルポイント数を示す段数データを加えて設定すること
により、この段数データが、端子Ｑ、、Ｑ、からカウン
タ４４の端子Ａ、Ｂに初期値として加えられる。

カウンタ４４は、インバータ５０の出力信号が端子Ｔに
加えられ、クロック信号ＣＬＫが端子ＣＫに加えられ、
設定された初期値からカウントアンプし、端子ＱＡ、Ｑ
ｇからアンド回路４８とレジスタファイル４１の端子Ｒ
１＋Ｒ１とにカウント内容を加えるものである。

レジスタファイル４１は、端子ＲＡ、Ｒ１に加えられる
カウント内容に従って、設定された順番のイネーブルポ
イント・アドレス信号を端子Ｑから出力するものである
。

前述のように、４個のイネーブルポイントＥＮＰ１〜Ｅ
ＮＰ４を設定した場合、レジスタ４３に設定する段数は
４であり、レジスタ４３からカウンタ４４の端子Ａ、Ｂ
に加えられて設定される初期値は、Ａ＝“０”、Ｂ＝″
０”とするものである。

カウンタ４４の初期値が“００”であるから、レジスタ
ファイル４１の端子ＲＡ、Ｒ，は、ＲＡ＝“０”、Ｒ３
＝″０”となり、その端子Ｑからは、１番目のサブルー
チン５ＢＲ１の２５０５０番地ネーブルポイントＥＮＰ
　１のアドレス信号が出力される。従って、プログラム
アドレス信号ＰＡが、このイネーブルポイントＥＮＰ　
１のアドレス信号と一致すると、排他的オア回路４６の
１６ビツト分の出力信号が総て“θ″となるから、イン
バータ５０の出力信号が“１”となり、カウンタ４４は
クロック信号ＣＬＫのタイミングでカウントアツプし、
端子Ｑａ　、Ｑｓは“０”、“１”となる。

それにより、レジスタファイル４１の端子ＲＡ、Ｒ８は
、ＲＡ　＝″１”、Ｒ３＝″０″となり、端子Ｑからは
、２番目のサブルーチン５ＢＲ２の４５０５０番地ネー
ブルポイントＥＮＰ２のアドレス信号が出力される。以
下同様にして、プログラムアドレスとイネーブルポイン
ト・アドレスとが一致する毎に、カウンタ４４のカウン
トアツプにより、レジスタファイル４１から次のイネー
ブルポイントのアドレス信号が読出される。

カウンタ４４の端子ＱＡ、Ｑｔｒが共に１’となると、
レジスタファイル４１からは、４番目のサブルーチン５
ＢＲ４の８５０５０番地ネーブルポイントＥＮＰ４のア
ドレス信号が出力され、プログラムアドレス信号と一致
すると、インバータ５０の出力信号が１′″となるから
、アンド回路４８の出力信号が“１”となり、フリップ
フロップ４５はクロック信号ＣＬＫのタイミングでセッ
トされ、ブレークポイント・アドレス検出信号のタイミ
ングでアンド回路４９からプログラムの停止信号ＳＴが
出力される。

又前述のように所定の順序でサブルーチン５ＢＲ１〜５
ＢＲ４が実行されない場合は、８５番地のブレークポイ
ントに於いてプログラムの停止信号ＳＴが出力されない
ので、９０番地のディセーブルポイントに於いて、排他
的オア回路４７の出力信号が“０″となり、カウンタ４
４の端子りとフリップフロップ４５の端子ＣＬとに加え
られるから、カウンタ４４は初期値を設定し、又フリッ
プフロップ４５はリセットされる。

前述の構成に於いて、ディセーブルポイントを設定しな
い場合は、例えば、メインルーチンの１回目で、１番目
と２番目とのサブル−チン５ＢＲ１，５ＢＲ２を実行し
、２回目で、３番目と４番目とのサブルーチン５ＢＲ３
，５ＢＲ４を実行した場合でも、カウンタ４４の端子Ｑ
Ａ　、Ｑｍが共に１”となるから、次のブレークポイン
トに於いてプログラムが停止されることになり、メイン
ルーチン内に４個のサブルーチンを所定の順序で実行し
た場合のみ、ブレークポイントで停止させる目的と異な
ることになる。しかし、前述のように、ディセーブルポ
イントを設定すれば、所定の順序でサブルーチンを実行
した場合のみ、ブレークポイントで停止させることがで
きる。

又段数とカウンタ初期値とイネーブルポイントとの関係
は、例えば、第６図に示すものとなる。

即ち、前述のように、段数を４とすると、カウンタ３３
の初期値は“ＯＯ″となり、カウンタ４４の端子ＱＡ、
Ｑ、からレジスタファイル４１の端子ＲＡ、Ｒ，に加え
られる信号が、ＲＡ＝“０”Ｒｍ＝“０″の時は１番目
のイネーブルポイントＥＮＰ　１、ＲＡ＝“１”、Ｒ８
−“０″の時は２番目のイネーブルポイントＥＮＰ２、
又Ｒａ−“０”、Ｒ８−“１″の時は３番目のイネーブ
ルポイントＥＮＰ３、ＲＡ　＝＝“１″、Ｒ８＝″１”
の時は４番目のイネーブルポイントＥＮＰ４のそれぞれ
アドレス信号が端子Ｑから出力される。

同様に、３個のサブルーチンＳＢＲ１〜５ＢＲ３の順序
で実行した時に、ブレークポイントに於いてプログラム
の実行を停止させる場合は、カウンタ４４の初期値をＡ
＝“１”、Ｂ＝“０″とする。又レジスタファイル４１
に於いては、カウンタ４４の初期値に対応して、端子Ｒ
＾＋Ｒ１が、Ｒ＾＝″１”、Ｒ１＝″０″の時に、１番
目のイネーブルポイントＥＮＰＩのアドレス信号が出力
されるように、イネーブルポイントの設定を行うことに
なる。

〔発明が解決しようとする課題〕

前述の従来例に於いて、設定されたイネーブルポイント
を所定の順序でプログラムが通過した時に、カウンタ４
４の端子Ｑａ　、Ｑｍが共に“１”となるようにしてい
るから、イネーブルポイントの数（段数）に従って、レ
ジスタファイル４１のイネーブルポイントの設定位置及
びカウンタ４４の初期値を変更する必要があり、又イネ
ーブルポイント数と、レジスタ４３に設定する段数デー
タとの値が一致しないので、イネーブルポイントの設定
が煩雑となる欠点がある。又プログラムの実行途中に於
いて、何番目のイネーブルポイントまで一致してプログ
ラムが実行されたかを識別することが困難である。

又排他的オア回路４６．４７の出力端子をワイヤードオ
ア接続すると共に、抵抗５１．５２を接続していること
により、−成田力信号の遅延が比較的大きくなり、適用
するプロセッサ毎にその遅延が小さ（なるように抵抗５
１．５２を調整する必要があるから、初期調整に要する
時間が長くなる欠点があり、又遅延時間の関係で、イネ
ーブルポイントを近接して設定することが困難である欠
点があった。

本発明は、回路構成を簡単化すると共に、イネーブルポ
イントの設定を容易にすることを目的とするものである
。

〔課題を解決するための手段〕

本発明のシーケンシャルトリガイネーブル機能回路は、
メモリにイネーブルポイントを設定し、シフトレジスタ
を用いてイネーブルポイントが所定の順序で通過したこ
とを表すものであり、第１図を参照して説明する。

プログラムの複数のイネーブルポイントデータを設定す
る第１のメモリ１と、ディセーブルポイントデータを設
定する第２のメモリ２と、設定イネーブルポイントのプ
ログラム実行により第１のメモリｌから読出されたイネ
ーブルポイントデータに従ってシフト動作を行うと共に
、第２のメモリからのディセーブルポイントデータが読
出された時にクリアされるシフトレジスタ部３と、イネ
ーブルポイント数を示す段数データを設定するレジスタ
部４と、このレジスタ部４の段数データにより定まるシ
フトレジスタ部３の各段の出力信号条件により、ブレー
クポイント通過時にプログラム停止信号を出力するセレ
クタ部５とを備えているものである。

〔作用〕

第１のメモリ１に設定されるイネーブルポイントデータ
は、複数ビット構成を有し、イネーブルポイントの順番
に従った関係のビット位置の１ビツトのみを“１″とし
たものであり、イネーブルポイントのアドレスに設定さ
れる。従って、プログラムアドレス信号がメモリ１にリ
ードアドレス信号として加えられると、設定されたイネ
ーブルポイントに於いてイネーブルポイントデータが読
出されることになる。

この読出されたイネーブルポイントデータはシフトレジ
スタ部３のシフトクロック信号として加えられるもので
、所定の順序でイネーブルポイントをプログラムが通過
すると、シフトレジスタ部３は順次シフト動作が行われ
るので、所定の段数の実行によりシフトレジスタ部３の
所定の段数の各出力信号は“１”となる。

セレクタ部５は、レジスタ部４に設定されたイネーブル
ポイント数（段数）に従った選択動作を行うもので、前
述のように、４段とすると、シフトレジスタ部３の４段
の各出力信号が“１”となった時に、ブレークポイント
通過時にプログラム停止信号を出力する。

又イネーブルポイントを所定の順序で通過しない時は、
停止信号が出力されないので、ディセーブルポイントを
通過することになり、その時はシフトレジスタ部３がク
リアされる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例の要部ブロック図であり、１１
はイネーブルポイントデータ設定用の第１のメモリ、１
２はディセーブルポイントデータ設定用の第２のメモリ
、１３はシフトレジスタ部１４はレジスタ部、１５はセ
レクタ、１６はアンド回路、１７はインバータ、１８〜
２１はフリップフロップ、２２はシステムバスである。

メモリ１１には、図示を省略したプロセッサからシステ
ムバス２２を介してイネーブルポイントデータが設定さ
れ、又メモリ１２にも、図示を省略したプロセッサから
システムバス２２を介してディセーブルポイントデータ
が設定される。

又レジスタ部１４にも、図示を省略したプロセ・シサか
らシステムバス２２を介して、端子ＣＫに加えられるク
ロック信号のタイミングに従って、端子Ｄ＋、Ｄｚに加
えられる段数データが設定される。

又シフトレジスタ部１３は、設定できるイネーブルポイ
ント数に対応したシフト段の構成とするものであり、図
示のシフトレジスタ部１３は４段であるから、最大イネ
ーブルポイント数を４とした場合を示す。又初段のフリ
ップフロップ１８のデータ端子りに“１”が加えられ、
クロック端子Ｃにメモリ１１から読出されたイネーブル
ポイントデータＤＯ〜Ｄ３は、それぞれ各段のフリップ
フロップ１８〜２１のクロック端子Ｃに加えられ、又各
段のフリップフロップ１８〜２１の出力端子Ｑは、セレ
クタ１５の端子ＣＯ〜Ｃ３に接続されている。又メモリ
１２から読出されたディセーブルポイントデータは、イ
ンバータ１７により反転されて、各段のフリップフロッ
プ１８〜２１のクリア端子ＣＬに加えられる。

セレクタ１５は、レジスタ１４に設定された段数データ
に従った選択動作を行うものであり、その出力信号は、
ブレークポイント・アドレス検出信号ＤＴと共にアンド
回路１６に加えられ、プログラムの停止信号ＳＴが出力
される。

プログラムが、第５図に示すように、メインルーチン中
に４個のサブルーチン５ＢＲ１〜５ＢＲ４を順次実行す
る構成の場合、それぞれサブルーチンＳＢＲ１〜５ＢＲ
４のイネーブルポイントＥＮＰＩ〜ＥＮＰ４に対応して
、メモリ１１には、第３図に示すイネーブルポイントデ
ータが設定される。即ち、２５０番地の１番目のイネー
ブルポイントＥＮＰＩに対しては、第１ビツトＤｏのみ
が“１”となるイネーブルポイントデータＤＯ〜Ｄ３（
１０進数の１）がメモｌ７１１（７）２５０番地に設定
される。又４５０番地の２番目のイネーブルポイントＥ
ＮＰ２に対しては、第２ビツトＤ１のみが“１”となる
イネーブルポイントデータＤＯ〜Ｄ３（１０進数の２）
がメモリ１１の４５０番地に設定される。同様にして、
６５０番地の３番目のイネーブルポイントＥＮＰ３に対
しては、第３ビツトＤ２のみが“１″となるイネーブル
ポイントデータＤＯ〜Ｄ３（１０進数の４）が、メモリ
１１の６５０番地に設定され、８５０番地の４番目のイ
ネーブルポイントＥＮＰ４に対しては、第４ビツトＤ３
のみが“１”となるイネーブルポイントデータＤＯ−Ｄ
３　（１０進数の８）が、メモリ１１の８５０番地に設
定される。又メモリ１２に、９０番地のディセーブルポ
イントデータが設定される。

又レジスタ部１４にイネーブルポイント数４が設定され
ると、端子Ｑ、、Ｑ、は共に“１”となり、セレクタ１
５の端子Ａ、Ｂに入力される。セレクタ１５は、端子Ａ
、Ｂに、Ａ＝″１”、Ｂ＝“１”が入力されることによ
り、端子Ｃ３の信号をアンド回路１６に加えることにな
る。

プログラムアドレス信号がメモリ１１．１２に加えられ
、メモリ１１に設定された１番目のイネーブルポイント
ＥＮＰＩのアドレス信号と一致すると、イネーブルポイ
ントデータＤＯ〜Ｄ３が読出される。この場合、ＤＯ＝
“１”となるから、シフトレジスタ部１３のフリップフ
ロップ１８の端子Ｑが“１′″となる。次に、プログラ
ムアドレス信号が２番目のイネーブルポイントＥＮＰ２
のアドレス信号と一致すると、ＤＩ＝“１”のイネーブ
ルポイントデータがメモリ１１から読出されるので、フ
リップフロップ１９の端子Ｑが“１″となる。以下同様
にして、３番目のイネーブルポイントＥＮＰ３と、４番
目のイネーブルポイントＥＮＰ４とを通過すると、フリ
ップフロップ１８〜２工の端子Ｑは総て“ｌ”となる。

従って、セレクタ１５の端子Ｃ３の信号がセレクトされ
て、その出力信号は１”となり、ブレークポイント・ア
ドレス検出信号ＤＴにより、アンド回路１６からプログ
ラムの停止信号ＳＴが出力されて、設定されたブレーク
ポイントに於いてプログラムの実行が停止される。

又プログラムの実行が設定されたイネーブルポイントを
順番に通過しない場合は、シフトレジスタ部１３のフリ
ップフロップ２１の出力が“１′とならないので、プロ
グラムの停止信号ＳＴが出力されないことになり、ディ
セーブルポイントを通過することにより、メモリ１２か
らディセーブルポイントデータが読出されて、シフトレ
ジスタ部１３がクリアされる。

前述の実施例は、シフトレジスタ部１３の段数を４とし
て、設定できるイネーブルポイント数を最大４とした場
合の構成を示すものであるが、本発明は、前述の実施例
にのみ限定されるものではなく、例えば、シフトレジス
タ部１３の段数を更に大きくして、設定可能のイネーブ
ルポイント数を更に多くすることも可能である。又メモ
リ１１は、設定可能のイネーブルポイント数に対応した
ワード数の構成とすれば良いので、メモリ１２を含めて
も比較的小容量の構成で実現することができる。又シス
テムバス２２を介して、メモリ１１に設定したイネーブ
ルポイントデータを読取ることも容易である。又レジス
タ部１４に設定する段数データは、１段の時に、Ｄ、工
“０”、Ｄ２＃“０”とすると、４段の場合は、Ｄｔ”
“１”。

Ｄｇ　＝“１”とするものであるから、従来例に於ける
設定段数データとは異なり、段数とデータとの値が対応
するものとなる。

〔発明の効果〕

以上説明したように、本発明は、第１．第２のメモリ１
，２と、第１のメモリ１から読出されたイネーブルポイ
ントデータをシフトクロック信号としてシフト動作する
シフトレジスタ部３と、イネーブルポイント数を示す段
数データを設定するレジスタ部４と、セレクタ部５とを
備えており、イネーブルポイントデータの書込みは容易
であるから、イネーブルポイントの設定及びその変更が
容易となる。

又従来例のようなプルアンプ用の抵抗を必要としないと
共に、その調整も必要でないから、回路構成が簡単とな
り、且つ遅延時間も問題とならないから、イネーブルポ
イントを連続したアドレスに設定することが可能となる
利点がある。

又前述のように、プログラムの実行中の設定イネーブル
ポイントの通過数も、シフトレジスタ部３の出力段を見
ることにより、容易に識別できることになる。又前述の
ように、レジスタ部４に設定する段数データは、イネー
ブルポイント数の値に対応したものであるから、設定が
容易となる利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
の要部ブロック図、第３図はイネーブルポイントデータ
説明図、第４図は従来例の要部ブロック図、第５図はシ
ーケンシャルトリガイネーブル機能説明図、第６図はカ
ウンタ初期値とイネーブルポイントとの説明図である。 ■は第１のメモリ、２は第２のメモリ、３はシフトレジ
スタ部、４はレジスタ部、５はセレクタ部である。 本究明の庁理説明図 第１図 イネーブ′ルボイントテ′＝夕説明図 第３図 ィネープ′ルボイント設定 Ａ テ゛イセーブ几ポイント設定 従来例の要部ブロック図 第４図 アドレス メインルーチン シーケンシャルトリガイネ−フル機能説明図第５図

Claims (1)

1. 【特許請求の範囲】 プログラムの複数のイネーブルポイントデータを設定す
   る第１のメモリ（１）と、 前記プログラムのディセーブルポイントデータを設定す
   る第２のメモリ（２）と、 設定イネーブルポイントのプログラム実行により前記第
   １のメモリ（１）から読出されたイネーブルポイントデ
   ータに従ってシフト動作を行うと共に、前記第２のメモ
   リ（２）からディセーブルポイントデータが読出された
   時にクリアされるシフトレジスタ部（３）と、 前記イネーブルポイント数を示す段数データを設定する
   レジスタ部（４）と、 該レジスタ部（４）の段数データにより定まる前記シフ
   トレジスタ部（３）の各段の出力信号条件により、ブレ
   ークポイント通過時にプログラムの停止信号を出力する
   セレクタ部（５）とを備えた ことを特徴とするシーケンシャルトリガイネーブル機能
   回路。