KR0163726B1 - 외부 메모리를 이용한 다수의 램 브레이크조건 설정회로 - Google Patents

Abstract

1. 청구범위에 기재된 기술분야 램(RAM) 브레이크 조절설법에 관한 것으로, 특히 외부 메모리를 이용한 무한 갯수의 램 브레이크 조건 설정 회로에 관한 것임.

2. 발명에서 해결하려고 하는 기술적 과제

SRAM(1 또는 2개)과 간단한 논리부(PAL 또는 FPGA로 간단히 구현 가능)만으로 할 수 있는 모든 브레이크 조건을 설정할 수 있을 뿐만 아니라 비트와이즈(Bitwise), 논리적 OR-AND(sequenfial or non seq) 등의 기능 종류도 간단히 구현할 수 있어 기존의 방법보다 대폭적으로 하드웨어의 부담을 줄일 수 있는 회로를 제공함.

3. 발명의 해결방법의 요지

칩 마이크로 콘트롤러나 마이크로 프로세서의 사용자는 프로그램을 개발할 때 사용되는 에뮬레이션의 주요 기능 중 목작 장치의 내부 상태에 따라 사용자 프로그램(program)을 정지시키고자 하는 기능(이하 RAM BREAK 기능)의 구현에 있어서 SRAM을 이용하여 무한 갯수의 조건설정이 가능토록 하여 동일 성능을 위한 종전 기술의 하드웨어의 부담을 대폭 줄일 수 있도록 함.

4. 방법의 용도

외부 메모리 무한갯수 조정설정 회로.

Description

외부 메모리를 이용한 다수의 램 브레이크 조건 설정회로

제1도는 본 발명에 실시예에 따른 개념도.

제2도는 본 발명에 따른 플랙메모리부(2)의 어드레스/데이터 영역 기본 구성맵도.

제3도는 본 발명에 따른 플랙메모리부(2)의 데이터 비트 기본 구성 맵 및 플랙 용도 기본 예시도.

제4도는 제1도의 구체 예시도.

제5(a)∼5(b)도는 제4도의 플랙메모리부(2)의 어드레스/데이터 논리 OR 또는 AND의 맵도.

제6도는 존래의 램 브레이크 회로도.

제7도는 종래의 멀티채널 멀티이벤트 램 브레이크 회로도.

본 발명은 램(RAM) 브레이크 조건 설정 방법에 관한 것으로, 특히 외부 메모리를 이용한 다수의 램 브레이크 조건설정회로에 관한 것이다.

일반적으로 프로그램을 디버깅함에 있어 프로그래머는 타겟 칩의 내부사항을 보고자 한다. 왜냐하면, 어디엔가에는 오류가 숨어있는데, 그것을 효과적으로 찾아내기 위해서는 각 명령어가 실행될 때마다 해당 레지스터나 메모리의 변화를 확인하여 봄으로써 쉽게 그 오류를 찾아낼 수 있기 때문이다. 아울러 단지 칩의 내부사항을 보고자 하는 것에 그치지 않고 프로그램의 어느 곳에서 특정 레지스터나 메모리의 내용이 변경 되는지를 알고자 하는 욕구가 강하게 나타나게 된다. 이때 프로그래머가 원하는 레지스터 혹은 메모리는 물론 그 레지스터나 메모리의 내용을 프로그램 수행의 정지 조건으로 지정하여 줌으로써 원하지 않는 곳에서의 레지스터의 액세스나 내용의 변경이 일어나는지의 여부를 알 수 있어 매우 쉽게 프로그램을 수정할 수 있다. 이렇게 칩의 내부 사항을 모니터링하여 이것을 프로그램 수행의 정지 조건으로 삼아 프로그램을 정지시키는 기능을 램 브레이크(RAM BREAK) 기능이라 한다. 실제 램 브레이크 기능에는 두가지 형태가 있다. 상기 칩이 프로그램을 수행하는 중에 한 명령씩 수행될 때마다 프로그램을 정지시키고 모니터 프로그램을 수행시켜 칩의 내부 사항을 확인함으로써 설정된 조건과 일치하는지를 판단하는 비 실시간(Non-Real Time) 브레이크 기능과 한 명령씩 수행될 때마다 프로그램을 정지시키지 않고 칩으로부터 필요한 내부 사항이 출력되도록 하여 이것과 설정된 조건과의 비교를 통해 프로그램을 정지시키는 실시간(Real time) 브레이크 기능이 있다. 상기 비 실시간 브레이크 기능은 인터럽트의 처리 등을 효과적으로 할 수 없기 때문에 바람직한 디버깅 기능이라 할 수 없다. 상기 실시간 램 브레이트 기능을 위해서는 타겟 칩으로부터 내부 사항이 외부핀으로 출력되어져야 하고 이러한 목적을 위해 특별히 만들어진 타겟칩을 보통 에바 칩(Evaluation Chip) 혹은 본드 아웃 칩(Bond-out Chip)이라고 한다. 상기 램 브레이크 기능의 설정 조건으로는 칩의 레지스터 혹은 내부 메모리의 어드레스, 데이터, 페이지, 뱅크 등 여러 가지 내부 사항들이 칩의 외부로 출력된 내부 정보들로 구성되는데, 이 각각의 내부 정보들을 이벤트라고 하고, 상기 이벤트들이 모여 하나의 정지 조건을 이루는 단위를 채널이라고 정의한다. 상기 램 브레이크 기능은 다양한 이벤트의 설정 및 여려 채널을 동시에 사용 가능함은 물론 각 채널을 논리적으로 조합이 가능해야 한다. 따라서 에뮬레이터로서는 보다 많은 채널의 확보가 요구된다. 이러한 많은 채널을 하드웨어로 구현하는 데에는 하드웨어의 크기와 비용이 증가하는 등의 부담이 커지므로 무조건적으로 채널 수를 늘릴 수가 없다. 따라서 채널 수는 늘리되, 하드웨어의 부담을 최대한으로 줄일 수 있는 방법을 필요로 하게 된다. 상기 램 브레이크 기능은 프로그래머가 먼저 원하는 조건을 설정하고, 타겟 칩이 프로그램을 수행하는 중에 타겟 칩의 내부 사항의 설정된 조건과 일치했을 때 프로그램의 수행을 정지시키는 것이므로 이를 구현하는 데에 있어서 기존의 방식은 전통적인 방법으로서 제6도와 같이 각 채널당 기본적으로 한 개의 래치(latch)(601)와 한 개의 비교기(603)(Comparator)가 하나의 쌍으로 구성된다. 여기서 래치는 정지조건으로 설정된 각 이벤트를 보관하는 기능을 하며, 상기 보관된 내용은 비교 데이터로서 프로그램이 수행되는 동안 명령어의 수행 결과로서 칩으로부터 출력되는 실제 내부 정보들과 비교되어지며, 이의 비교를 위하여 비교기가 사용된다. 제6도에서 래치(601)와 타겟 칩(605)으로부터 공급되는 내부 정보 즉, 이벤트를 비교기가 서로 비교하여 일치하면 프로그램 정지 신호를 출력하고 이것은 에뮬레이터의 타겟 칩(605)의 제어 블록으로 입력되어 타겟 칩(605)의 동작을 정지시키는 신호로 사용된다. 제1도는 한 개의 채널과 한 개의 이벤트를 위한 기본적인 구성이므로 실제 에뮬레이터에 필요한 멀티 채널 멀티 이벤트를 위해서는 제1도와 같은 회로가 병렬로 채널 수에 따라 확장되어져야 한다. 제7도는 종래 방법에서의 멀티 이벤트와 멀티 채널의 구성을 보인 것이다. 한 개의 래치와 한 개의 비교기가 한 조가 되어 한 개의 이벤트를 위한 회로를 구성하고, 이것이 이벤트의 수만큼 병렬로 접속되어 하나의 채널을 구성한다. 상기 멀티 채널은 하나의 채널을 구성하는 회로가 필요한 채널의 수만큼 병렬로 접속되어져 구성된다. 그리고 타겟 칩(605)으로부터 출력되는 내부 정보는 설정된 이벤트와 비교되도록 하나의 채널을 구성하는 블록내의 각 이벤트의 비교기아 접속되고, 다른 채널의 구성 블록에도 동일하게 접속된다. 또한 각 이벤트의 비교 결과에 따라 출력되는 각 이벤트의 만족신호가 모두 생성되면 그 채널의 조건이 만족된 것으로 판단하는 채널 만족신호가 생성되게 된다. 여기서 각 이벤트의 사용 여부의 결정을 위한 각 이벤트의 인에이블 신호와 역시 각 채널의 사용 여부를 결정하는 각 채널의 인에이블 신호가 에뮬레이터의 호스트 블록으로부터 주어지고, 이들의 조합에 의해 최종적인 정지 신호가 발생하게 된다. 따라서 동일한 회로의 구성이 이벤트 및 채널이 확장됨에 따라 반복되어 사용되기 때문에 하드웨어의 크기가 이벤트와 채널 수만큼 커지게 된다. 만약 5개 채널을 갖는 RMA 브레이크 기능을 구현하려면 래치와 비교기가 5쌍을 필요로 하고, 또한 브레이크 조건의 이벤트가 많으면 한쌍의 래치와 비교기에 추가로 래치와 비교기를 더 필요로 하게 되는데, 이는 많은 량의 하드웨어를 요구하게 되므로 실제 회로로 구현해 내기가 힘들고, 2개 이상의 채널을 갖는 에뮬레이터를 만들기가 어려운 문제점이 있었다.

따라서, 본 발명의 목적은 SRAM(1 또는 2개)과 간단한 논리부(PAL 또는 FPGA로 간단히 구현 가능)만으로 할 수 있는 모든 브레이크 조건을 설정할 수 있을 뿐만 아니라 비트 와이즈(Bitwise), 논리적 OR 또는 AND(sequenfial or non seq) 등의 기능종류도 간단히 구현할 수 있어 기존의 방법보다 대폭적으로 하드웨어의 부담을 줄일 수 있는 회로를 제공함에 있다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

칩 마이크로 콘트롤러나 마이크로 프로세서의 사용자는 프로그램을 개발할 때 사용도는 에뮬레이션의 주요 기능 중 목적 장치의 내부 상태에 따라 사용자 프로그램(program)을 정지시키고자 하는 기능(이하 RAM BREAK 기능)의 구현에 있어서 SRAM을 이용하여 다수의 조건의 설정이 가능토록 하여 동일 성능을 위한 종전기술의 하드웨어의 부담을 대폭 줄일 수 있다.

제1도는 본 발명에 따른 시스템 개략도로서, 제어하고자 하는 목적부(1)와, 상기 목적부(1)로부터 발생되는 신호에 따라 내부상태 데이터를 발생하는 플랙 메모리부(2)와, 상기 플랙메모리부(2)로부터 출력되는 신호를 디코딩하여 각 채널의 인에이블을 결정하는 메치제어부(3)와, 상기 매치제어부(3)의 출력에 의해 사용자 프로그램의 정지를 제어하는 정지제어부(4)로 구성된다.

상기 본 발명의 에뮬레이터의 메인 시스템내 구성은 제1도와 같이 구성된다.

목적부(1)에서의 내부상태를 출력포트(register address/data, read/write, banks 등)를 통해 플랙메모리부92)인 SRAM의 어드레스버스로 입력한다. 이때 플랙메모리부(2)의 어드레스, 데이터 등의 세팅조건(이하 event)의 수에 따라 사용될 SRAM의 수가 정해진다. 예를 들어, 이벤트가 어드레스 8핀, 데이터 8핀, 리드/라이트 각 1핀, 뱅크 4핀이라면 총 22핀을 필요로 하므로 SRAM(32k×8) 2개로 구성이 가능하다(한 개의 SRAM의 어드레스 핀이 16개이므로 SRAM 2개면 32개의 핀(16×2)이 된다). 상기 플랙메모리부(2)의 SRAM의 각 어드레스는 제2도의 이벤트들(EVENT 1-4)이 세팅되는 한 개의 브레이크 조건 설정단위(이하 채널)가 되고, 상기 채널 수는 SRAM의 어드레스 범위만큼이며, 모든 경우 수의 조건의 설정이 가능하고 동시에 SRAM의 데이터 비트 수만큼의 채널을 가질 수 있다. 상기 플랙메모리부(2)의 SRAM의 데이터 영역은 각 채널의 인에이블용으로 사용되며, 브레이크 기능을 이벤트의 선택, 각 채널의 논리 OR/AND, 비트 넓이(bitwise), 순차 또는 비순차(sequential or non sequential) 등으로 수행될 수 있도록 이의 용도로 SRAM 데이터의 각 비트를 정의해 둔다. 예를 들어, 제3도와 같이 D0를 각 채널의 논리 OR용으로 하고, D1∼D7은 논리 AND로 할 경우의 각 채널당 한 비트씩 할당할 수 있다. 이 경우 논리 AND로 사용 가능한 채널 수는 7개로 제한된다. 그러나 이의 채널 수를 더 늘리고자 하면 플랙메모리부(2)의 SRAM 한 개를 병렬로 추가로 구성하면 15개까지 채널수를 늘릴 수 있다. 그리고 논리 앤드(AND) 시엔느 데이터(D1∼D7) 중 하나만의 플랙을 설정하여 이 경우 총 7개의 채널을 사용할 수 있으며, 여기서 D0는 순차 또는 비순차를 결정하는 플랙이고, 순차시는 채널의 순서가 D1∼D7이고, D0∼D7을 매치제어부(3)에서 디코딩하여 각 형태의 기능을 선택한다. 한편, 논리 오아(OR)시는 데이터(D0∼D7)에서 모두 1를 설정하고, D0∼D7에 0 설정은 RAM 브레이크 기능을 디스에비블시킨다. 상기 논리 오아시에도 만약, SRAM을 두 개 이상 사용한다면 논리 AND와 같이 채널의 제한을 갖는다. 다시 말해, SRAM 2개를 사용하여 위와 같이 논리적 AND의 채널을 7까지 갖도록 했다면 논리 OR 6개의 채널을 가진다. 따라서 SRAM 2개 이상 사용시는 무한 갯수의 채널이 아니고, 1개의 SRAM 구성시는 논리적 OR의 경우 무한 갯수의 채널을 갖게 된다. 그러나 위에서 예시한 것은 SRAM이 두 개 사용된 것의 무한채널은 아니다.

제4도는 본 발명에 따른 제1도의 각 부의 구체회로도로서, 목적부(1)는 제1도와 대응되고, SRAM 1∼SRAM 2가 플랙메모리부(2)에 대응되며, 매치제어부(3), 정지제어부(4)의 관계는 동일하고 CPU(400)과 오아게이트(OR1)이 추가되는 바, 상기 CPU(400)에서 발생되는 제어단(CTL1)의 신호와 목적부(1)에서 발생되는 클럭단(CLK)의 신호를 오아게이트(OR1)를 통해 매치제어부(3)의 클럭단(CLK)의 신호와 플랙메모리부(2)의 SRAM 1, 2의 출력인에이블단(OE)을 인가되도록 하는 구성을 추가한 것이다.

상기의 방법으로 원하는 RAM 브레이크 조건에 해당하는 플랙메모리부(2)의 스테이틱 램(SRAM 1, SRAM 2)의 어드레스 데이터 비트에 해당 플랙을 세트(channel enable)하며, 원하는 모든 조건을 한 번의 RAM 브레이크 기능 수행을 위하여 세팅할 수 있다.

목적부(1)의 모든 내부 상태(조건 세팅에서 각 이벤트에 해당)가 벨리드 해지는 구간에 대한 목적부(1)로부터의 신호(이하 sync, clock)를 플랙메모리부(2)의 스테이틱 램(SRAM 1, SRAM 2)의 출력 인에이블단(OE)으로 연결한다. 상기 목적부(1)가 런되는 동안 내부상태가 출력되어지고, 이것은 플랙메모리부(2)의 스테이틱 램(SRAM)의 각 어드레스로 연결되어 있으므로 이에 대응되는 어드레스가 억세스되어 그곳에 세트되어 있는 플랙이 스테이틱 램(SRAM)의 출력을 인에이블(output enable)시키는 순간(하나의 채널의 조건이 만족된 순간)에 출력되고, 이것은 매치제어부(3)로 전달되어 최종 매치신호를 만들고, 이것이 최종적으로 정지제어부(4)로 인가되어 사용자 프로그램을 정지하도록 하는 신호로 사용된다. 상기와 같은 개념으로 한 채녈이 추가될때마다 래치와 비교기 한쌍(event의 수에 따라 래치와 비교기 한쌍의 규모가 결정됨)이 추가 되어져야 하는 하드웨어의 부담을 간단한 스테이틱 램(SRAM) 및 주변 논리회로의 구성으로 대폭 줄일 수 있다. 제4도의 예처럼 목적부(1)의 내부상태가 출력되고, RAM 브레이크 조건이 설정되었다면, 플랙메모리부(2)의 스테이틱 램(SRAM 1, SRAM 2)의 2개로 구성한다. 상기 제2도의 기본 개념에 따라 각 브레이크 조건을 제5(a, b)도처럼 플랙메모리부(2)의 데이터/어드레스 맵 구성을 한다. 매치제어부(3)는 PAL 혹은 FPGA로 구성이 가능하며, 제3도에 정의되어 있는 각 기능종류가 선택되어지도록 D0∼D3을 디코딩하도록 논리회로를 구성하고, 아울러 D1∼D7을 디코딩하여 각 채널의 인에이블을 결정하기 위해 이용된다. 정지제어부(4)와 CPU(400)는 목적부(1)의 특성에 따라 적절하게 회로를 구성할 수 있다. 본 발명예에서는 목적부(1)의 동작여부를 목적부(1)의 동작 주파수(clock)에 의해 통제되어 진다. 목적부(1)에서의 동기 클럭(SYNC, CLOCK)을 이의 내부상태를 출력시 가장 유효한 구간의 신호로 가정하고, 이를 플랙메모리부(2)의 스테이틱 램(SAM)의 출력 인에이블신호(OE)로 삼아 스테이틱 램(SRAM)에서 가장 유효한 순간에 설정된 조건이 만족되어 매치신호로 출력된다.

상술한 바와 같이 SRAM(1 or 2개)와 간단한 논리회로(PAL or FPGA로 간단히 구현가능)만으로 할 수 있는 모든 브레이크 조건에 대해 설정할 수 있을 뿐만 아니라 비트 와이즈(bitwise), 논리적 OR-AND(sequenfial or non seq) 등의 기능종류도 간단히 구현할 수 있어 기존의 방법보다 대폭적으로 하드웨어의 부담을 줄일 수 있는 이점이 있다.

Claims (1)

1. CPU(400)와, 목적부(1)를 구비한 메모리 램브레이크 제어 회로에 있어서, 복수의 스테이틱 램(SRAM 1, 2)의 상기 목적부(1)의 내부상태에 대한 데이터를 보관하는 플랙메모리부(2)와, 상기 플랙메모리부(2)로부터 출력되는 신호를 디코딩하여 각 채널의 인에이블을 결정하는 매치 제어부(3)와, 상기 매치 제어부(3)의 출력에 의해 사용자 프로그램의 정지를 제어하는 장치 제어부(4)와, 상기 매치 제어부(3)의 클럭단(CLK)의 클럭 및 상기 플랙메모리부(2)의 스테이틱 램(SRAM 1, 2)의 출력 인에이블단(OE)의 인에이블 신호를 제공하기 위해 상기 목적부(1)의 클럭출력(CLK)과 상기 CPU(400)에서 제어 신호단(CTL1)의 신호를 합하는 오아 게이트(OR)로 구성됨을 특징으로 하는 외부 메모리를 이용한 다수의 램 브레이크 조건 설정회로.