KR970007636A - 외부 메모리를 이용한 다수의 램 브레이크조건 설정회로 - Google Patents

Abstract

1. 청구범위에 기재된 기술분야

램(RAM) 브레이크 조절설법에 관한 것으로, 특히 외부 메모리를 이용한 무한갯수의 램 브레이크 조건 설정 회로에 관한 것임.

2. 발명에서 해결하려고 하는 기술적 과제

SRAM(1 또는 2개)과 간단한 논리부(PAL 또는 FPGA로 간단히 구현가능)만으로 할 수 있는 모든 브레이크 조건을 설정할 수 있을 뿐만 아니라 비트와이즈(Bitwise), 논리적 OR-AND(sequenfial or non seq)등의 기능종류도 간단히 구현할 수 있어 기존의 방법보다 대폭적으로 하드웨어의 부담을 줄일 수 있는 회로를 제공함.

3. 발명의 해결방법의 요지

칩마이크로 콘트롤러나 마이크로 프로세서의 사용자는 프로그램을 개발 할때 사용되는 에뮬레이션의 주요기능중 목적 장치의 내부 상태에 따라 사용자 프로그램(program)을 정지시키고자 하는 기능(이하 “RAM BREAK”기능)의 구현에 있어서 SRAM을 이용하여 무한갯수의 조건설정이 가능토록 하여 동일 성능을 위한 종전기술의 하드웨어의 부담을 대폭 줄일 수 있도록 함.

4. 방법의 용도

외부 메모리 무한갯수 조건설정 회로.

Description

외부 메모리를 이용한 다수의 램 브레이크조건 설정회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 따른 개념도, 제2도는 본 발명에 따른 플랙메모리부(2)의 어드레스/데이타 영역 기본 구성맵도, 제3도는 본 발명에 따른 플랙메모리부(2)의 데이타 비트 기본구성 맵 및 플랙 용도 기본 예시도.

Claims (3)

1. CPU(400)를 구비한 메모리 브레이크 제어회로에 있어서, 제어 신호를 발생하는 목적부(1)와, 상기 목적부(1)로부터 발생되고 내부상태 데이타를 보관하는 플랙메모리부(2)와, 상기 플랙메모리부(2)로부터 출력되는 신호를 디코딩하여 각 채널의 인에이블을 결정하는 매치제어부(3)와, 상기 매치제어부(3)의 출력에 의해 사용자 프로그램의 정지를 제어하는 정지제어부(4)로 구성됨을 특징으로 하는 외부 메모리를 이용한 다수의 램 브레이크 조건 설정회로.
2. 제1항에 있어서, 플랙메모리부(2)는 복수의 스테이틱 램으로 구성됨을 특징으로 하는 외부 메모리를 이용한 다수의 램 브레이크 조건 설정회로.
3. 제1항에 있어서, 상기 매치제어부(3)의 클럭을 제어하기 위해 상기 목적부(1)의 출력과 상기 CPU(400) 제어신호(CTL1)로부터 합하여 제공토록 오아 게이트(OR)를 더 추가함을 특징으로 하는 외부 메모리를 이용한 다수의 램 브레이크 조건 설정회로.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.