KR910010319A - 3중 메모리 방법 및 회로 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 흐름도.
제2도는 본 발명의 구성도.
제3도는 본 발명의 동작에 의한 진리표시도.
* 도면의 주요부분에 대한 부호의 설명
21,21′ : 3상태 버퍼 22 : 인버터
23 : 배타적 논리 게이트 24 : 멀티플렉서
Claims (2)
- 제1메모리 수단, 제2메모리 수단, 및 제3메모리 수단을 갖춘 3중 메모리 시스템에 있어서, 제1메모리 수단과 제2메모리 수단으로부터의 제1, 제2데이터를 비교하는 제1단계, 상기 제1단계에서의 비교결과 일치할 경우 상기 제1데이터 또는 제2데이터를 출력하고, 일치하지 않을 경우 상기 제1데이터와 상기 제3메모리 수단으로부터의 제3데이터를 비교하는 제2단계, 및 상기 제2단계에서의 비교결과 일치할 경우 상기 제1데이터 또는 제3데이터를 출력하고, 일치하지 않을 경우 제2데이터 또는 제3데이터를 출력하는 것을 특징으로 하는 3중 메모리 방법.
- 제1메모리 수단, 제2메모리 수단, 제3메모리 수단, 상기 제1메모리 수단과 제2메모리 수단에 연결된 배타적 논리 게이트(23), 상기 배타적 논리 게이트(23)의 출력과 상기 제1메모리 수단에 연결된 제1의 3상태 버퍼 수단(21), 상기 배타적 논리 게이트(23)의 반전출력과 상기 제3메모리 수단에 연결된 제2의 3상태 버퍼 수단(21′), 및 상기 제1, 제2의 3상태 버퍼(21,21′)와 상기 배타적 논리 게이트(23)에 연결된 멀티플렉서(24)로 구성된 것을 특징으로 하는 3중 메모리 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890016812A KR910009906B1 (ko) | 1989-11-20 | 1989-11-20 | 3중 메모리 방법 및 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890016812A KR910009906B1 (ko) | 1989-11-20 | 1989-11-20 | 3중 메모리 방법 및 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR910010319A true KR910010319A (ko) | 1991-06-29 |
| KR910009906B1 KR910009906B1 (ko) | 1991-12-03 |
Family
ID=19291828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019890016812A KR910009906B1 (ko) | 1989-11-20 | 1989-11-20 | 3중 메모리 방법 및 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR910009906B1 (ko) |
-
1989
- 1989-11-20 KR KR1019890016812A patent/KR910009906B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910009906B1 (ko) | 1991-12-03 |
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