JPH04157526A - レジスタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概　要］ データを記憶するレジスタ回路に関し、フリ・ンブフロ
ップのセットアツプタイムを確保し、高速動作を容易に
可能とするレジスタ回路の提供を目的とし、 データを記憶するレジスタ回路において、入力データを
フリップフロップのデータ入力端子に入力し、前記入力
データの前記フリ・ンブフロップへの書込み禁止を示す
書込み禁止信号と前記フリップフロップの出力データを
入力とし、前記フリップフロップへの入力データ又は所
定データの設定を行なう論理回路を設け、前記書込み禁
止信号が書込み指示のとき前記入力データを前記フリッ
プフロップへ書込み、前記書込み禁止信号が書込み禁止
指示のとき前記論理回路は所定データを設定する構成と
する。

〔産業上の利用分野〕

本発明はパソコン等のコンピュータ装置に組み込まれ演
算処理等を行う高速なマイクロプロセッサに用いられ、
演算結果１アドレス等の２進データを一時的に記憶保持
するレジスタ回路−こ関する。

〔従来の技術〕

第５図は従来を示す図であり、同図（ａ）は従来のレジ
スタ回路を示し、セレクタ２１とフリップフロップ２２
から構成される。セレクタ２１はデータ入力端子の一方
（０）に外部回路（図示してない）から出力される書き
込みデータ信号ＤＩＮを、他方のデータ入力端子（１）
にはフリップフロップ２２の正転出力Ｑを入力としてい
る。

このセレクタ２１の内部構成は、第５図（ｂ）に示すア
ンドゲート２１ａ、２１ｂとノットゲート２１ｃとオア
ゲート２１ｄから構成されており、セレクタ信号端子Ｓ
に入力される書き込み禁止信号でアンドゲート２１ａ又
は２１ｂが有効となり、その有効となったアンドゲート
に入力される信号の出力が選択される。

フリップフロップ２２のデータ入力端子りにはセレクタ
２１からのセレクト出力信号を入力し、クロック端子Ｃ
Ｋに入力されるクロック信号で正転出力ＱからデータＤ
。０．を出力する構成となっている。

例えば書き込み禁止信号が論理゛１°゛の場合、セレク
タ２１によってフリ・ンブフロンフ゛２２の前回の正転
出力Ｑが選択されて、フリップフロップ２２のデータ入
力端子りに入力される。ここでクロック信号が立ち上が
ると、フリップフロップ２２の正転出力Ｑに出力されて
いる符号データがフリップフロップ２２に書き込まれる
。こうして、書き込みデータ信号ＤＩＮのデータは書き
込みが禁止され、前回の出力データが保持される。

一方、書き込み禁止信号が論理“０“の場合、セレクタ
２１によって書き込みデータ信号ＤＩ１４が選択されて
フリップフロップ２２のデータ入力端子りに入力される
。ここでクロック信号が立ち上がると、書き込み信号Ｄ
ＩＮの符号データがフリップフロップ２２に書き込まれ
る。

このように書き込み禁止信号が論理“１パの場合は書き
込みデータ信号ＤＩＮの書き込みを禁止し、現在書き込
まれているデータを保持する。そして、書き込み禁止信
号が論理“０′°の場合は、書き込みデータ信号ＤＩＮ
のデータを書き込む動作を行う。

第６図（その１）、第６図（その２）は従来のレジスタ
回路の動作を示す図であり、第６図（その１）（ａ）は
タイミングチャートを示している。

図中、上段からフリップフロップ２２に入力されるクロ
ック信号ＣＫ、セレクタ２１に入力される書き込みデー
タ信号ＤＩＮとフリップフロップ２２の正転出力Ｑ、セ
レクタ２１に入力される書き込み禁止信号、セレクタ２
１の出力するセレクタ出力信号Ａ、フリップフロップ２
２の出力する出力データＤ００．である。

セレクタ２１のセレクタ出力信号Ａは既に述べたように
書き込み禁止信号で決まる。即ち、書き込み禁止信号が
論理“０″のときは、セレクタ２１は書き込みデータ信
号ＤＩＮをセレクト出力信号Ａとして出力する（０′）
。そして、フリップフロップ２２は入力されるセレクタ
信号Ａをクロッり信号ＣＫで書き込み、出力データＤ０
８．を出力する（■′）。一方、書き込み禁止信号が論
理′“１′であれば、セレクタ２１はフリップフロップ
２２の前回正転信号出力Ｑをセレクト出力信号Ａとして
出力する（＠′）ので、フリップフロップ２２は入力さ
れる前回正転信号出力Ｑをクロック信号ＣＫで書き込み
、出力データＤ。ＩＩ７を出力する（■′）。以下、同
様に書込み禁止信号により、書込みデータ信号又は前回
正転出力を選択しくｏ′〜■′）、フリップフロップ２
２は出力データＤ。Ｕ、を出力する（■′〜■′）。

［発明が解決しようとする課題〕 しかし、第５図に示される従来のレジスタ回路では、書
込みデータ信号ＤＩＮ又は前回の正転出力信号Ｑが必ず
セレクタ２１等のゲートを通過し、クロック信号により
フリップフロップ２２に書き込まれる構成となっている
。このため、第６図（その２）’（ｂ）に示されるよう
に書き込まれるデータがセレクタ出力信号となってフリ
ラフフロップ２２の入力端りに入るまでに遅延時間１＋
を生じる。一方、書き込まれる入力データがフリップフ
ロップ２２のクロック信号ＣＫ（周期Ｔ、）で確実に書
き込まれるためには、クロック信号ＣＫが立ち上がる以
前に入力データが確定（このデータ確定に必要な最低時
間をセットアツプ時間ｔ２という）していないと、フリ
ップフロップ２が取り込むデータは不定となってしまう
。従って、書き込みデータがクロック信号ＣＫの立ち上
がりよりｔ　、’　＋　ｔ　ｚ以前にセレクタ２１の前
段で確定していなければ、フリップフロップ２２は正確
にデータを取り込むことはできないことになる。

ところで、近年マイクロプロセッサ等の処理速度が上が
るにつれて、組み込まれるレジスタ回路も高速であるこ
とが要求され、周波数の高いクロック信号ＣＫが入力さ
れる。従って、第６図（その２’）（ｃ）に示すように
クロック周期Ｔ２が短くなると、データ確立時点が本来
取り込まれるべきクロックの立上がり■“より一つ前の
立上がり■“の時点で入力データが確立することとなり
、データ確立に充分な時間１．＋１．の確保が難しくな
る。この結果、フリップフロップは入力データをクロッ
クの立上がり■“で正確に取り込むことが困難となり、
クロック信号の周波数が高くなると高速動作を妨げると
いう問題があった。

本発明はフリップフロップのセットアツプタイムを確保
し、高速動作を容易に可能とするレジスタ回路の提供を
目的とする。

〔課題を解決するための手段］ 第１図は本発明の原理説明である。図中、データを記憶
するレジスタ回路において、入力データＤＩＮをフリッ
プフロップ１０のデータ入力端子りに入力し、入力デー
タＤＩＮのフリップフロップ１０への書込み禁止を示す
書込み禁止信号とフリップフロップ１０の出力信号を入
力とし、フリップフロップ１０への入力データＤ、又は
所定データの設定を行なう論理回路１１．１２を設け、
書込み禁止信号が書込み指示のとき入力データＤＩＮを
フリップフロップ１０へ書込み、書込み禁止信号が書込
み禁止指示のとき論理回路１１．１２は所定データを設
定する構成とする。

更に第２の発明は、上述の論理回路１１．１２を、書込
み禁止信号とフリップフロップ１０の正転出力Ｑを入力
とし、正転出力Ｑを所定の論理値に設定する前記フリッ
プフロップ１０のプリセット端子ＸＰＲへ接続する第１
の論理回路１１と、書込み禁止信号とフリップフロップ
１０の反転出力ＸＱを入力とし、正転出力Ｑを前記所定
の論理値と反対の論理値に設定するフリップフロップ１
０のリセット端子ＸＲＥＳへ接続する第２の論理回路１
２で構成する。

そして、書込み禁止−信号が書込み指示のときは入力デ
ータＤＩＮをフリップフロップ１０へ書込み、書込み禁
止信号が書込み禁止指示のときは、論理回路１１．１２
は所定データと同じ論理値を設定するプリセット端子Ｘ
ＰＲ又は前記リセット端子ＸＲＥＳを選択する。

〔作　用〕

従って、本発明によれば書き込み禁止信号が書き込み指
示のときには、記憶データＤ　ＩＮがフリップフロップ
１０に書き込まれる。一方、書き込み禁止信号が書き込
み禁止指示のときは、前回の出力データの論理値により
論理回路１１．１２が選択されてフリップフロップ１０
にプリセットＸＰＲ又はリセットＸＲＥＳが有効となり
、前回出力データと同じ論理値が今回の出力データとし
て設定され、前回出力データを保持する結果となる。

〔実　施　例〕

第２図は本発明の一実施例であり、本発明によるレジス
タ回路を論理回路で構成したものである。

記憶すべき書き込みデータＤＩＮをフリップフロップＦ
Ｆのデータ入力端子りに入力し、クロック信号をフリッ
プフロップＦＦのクロック入力端子ＣＫに入力する。そ
して、書き込み禁止信号とフリップフロップ１０の正転
出力Ｑをナントゲート１１に入力し、その出力をフリッ
プフロップ１０のプリセット端子ＸＰＲに入力すると共
に、書き込み禁止信号とフリップフロップＩＯの反転出
力ＸＱをナントゲート１２に入力し、その出力をフリッ
プフロップ１０のリセット端子ＸＲＥＳに入力する。そ
してフリップフロップ１０の正転出力ＱからデータＤ。

ｕ７を出力するという構成となっている。フリップフロ
ップ１０はプリセット端子ＸＰＲが論理“０”であれば
プリセットがかかり、正転出力Ｑ＝１．反転出力ＸＱ＝
０とする。また、リセット端子ＸＲＥＳが論理″０”で
あればリセットがかかり、正転出力Ｑ＝０１反転出力Ｘ
Ｑ＝１とするものである。

以下、本回路の基本動作を説明していく。第２図におい
て、 （１）書き込み禁止信号が論理“１”でフリップフロッ
プ１０のデータ出力り。ＬＩＴに論理″０”が出力され
ている場合（Ｑ＝Ｏ，ＸＱ＝１）のとき。

ナントゲート１１の入力端にはそれぞれ論理°′１”、
“′０″が入力されるため論理“１”が出力され、この
論理“１゛°が入力端子ＸＰＲに入る。

また、ナントゲート１２の入力端にはそれぞれ論理″１
°Ｚｌｌｌ”が入力されるため論理“′０゛が出力され
、この論理°“０”が入力端子ＸＲＥＳに入る。このた
め、フリップフロップ１０にはリセットがかかり、デー
タ出力り。ＬＩＴに論理゛０”が出力される（Ｑ＝Ｏ，
ＸＱ＝１）。

（２）書き込み禁止信号が論理゛１”でフリップフロッ
プエ０のデータ出力り。ＬＩＴに論理“°ｌ“が出力さ
れている場合（Ｑ＝１．ＸＱ＝Ｏ）のときナントゲート
１１の入力端にはそれぞれ論理“１″、１″が入力され
るため論理“０″が出力され、この論理“０”が入力端
子ＸＰＲに入る。

また、ナントゲート１２の入力端にはそれぞれ論理″０
″、′１”が入力されるため論理“１”が出力され、こ
の論理“１”が入力端子ＸＲＥＳに入る。このため、フ
リップフロップ１０にはプリセットがかかり、データ出
力り。ＵＴに論理“′１”が出力される（Ｑ−１，ＸＱ
−０）。

上記（１）　、　（２）のように、フリップフロップ１
０は書き込み禁止信号が論理″１”の閣ではクロック信
号及び書き込みデータ信号ＤＩＮを無視して前回出力デ
ータを保持する。

（３）書き込み禁止信号が論理“０”の左き。

ナンドゲー）１１．１２の片入力端に論理“０”が入力
されるため、他の入力端に関係なくその出力は共に論理
“１”である。このため、フリップフロップ１０は通常
動作状態となり、クロック信号の立ち上がりエツジで書
き込みデータ信号り、イを取り込む。このようにして、
書き込み禁止信号が論理“０”の間は、クロック信号の
立ち上がりエツジで書き込みデータ信号を取り込み保持
する。

従って、第２図に示されるレジスタ回路は第６図に示す
セレクト及びフリップフロップからなるレジスタ回路と
同一の動作をする。以上の如く、本発明のレジスタ回路
は書き込みデータ信号ＤＩＮがセレクタ等のゲートを通
過しないため遅延を生じず、フリップフロップのセット
アツプタイムの確保が容易となり、高速動作が可能とな
る。

第３図は本発明のレジスタ回路のタイミングチヤードで
ある。図中、上段よりフリップフロップ１０のクロック
入力端ＣＫに入るクロック信号。

入力端りに入る書き込みデータ信号ＤＩＮ、前回正転出
力信号、書き込み禁止信号、フリップフロップ１０の正
転出力Ｑ２反転出力ＸＱ、ナントゲート１１の出力信号
Ｐ、ナントゲート１２の出力信号Ｒ、フリップフロップ
の出力データＤ。ＵＴである。

図中、フリップフロップ１０の正転出力Ｑはデータ出力
り。０．を同一であり、反転出力ＸＱとは逆の論理値を
とる。また、ナントゲート１１．１２のそれぞれの出力
信号Ｐ、Ｒはどちらか片方が論理値“０”にあるとき、
論理値°“Ｏ”にある方の信号がフリップフロップ１０
に対して有効に働（。

以下、タイムチャートを参照しながら説明をしていく。

まず、書込み禁止信号が論理“０”　（■）のときには
、フリップフロップ１０は書き込みデータ信号り、Ｎ＝
０をクロック信号の立ち上がりエッヂで書き込み保持し
、出力データＤ。ＬＩＴ　””０（■）として８カする
。

一方、書き込み禁止信号が論理゛ｌ”　（ｏ）のときに
は、前回の正転出力はＱ＝Ｏであるのでナントゲート１
２の出力信号Ｒにより、フリップフロップ１０にリセッ
ト（■）がかかるため、書き込みデータ信号Ｄ＋、４＝
１は書き込まれず、出力データＤ。Ｕ、として論理“０
”が出力され（■）、前回の出力り。Ｕ、＝０（■）を
保持する結果となる。

次の書き込み禁止信号は論理“０”　（ｏ）のときは、
上述した如くフリップフロップ１０は書き込みデータＤ
＋Ｎ＝１をクロック信号の立ち上がりエッヂで書き込み
保持し、出力データＤｏｕｙ＝１（■）として出力する
。

そして、次の書き込み禁止信号が論理“１”（ｏ）のと
きには、前回の正転出力はＱ−１（■）であるのでナン
トゲート１１の出力信号Ｐにより、フリップフロップ１
０にプリセット（＠）がかかるため、書き込みデータ信
号ＤＩＮ−０は書き込まれず、出力データＤ。ＩＪｔと
して論理°“１”が出力され（■）、前回の出力り。Ｕ
Ｔ＝１（■）を保持する結果となる。

同様に、書き込み禁止信号（＠）も論理“１′′である
ので、フリップフロップ１０にはナントゲート１１の出
力信号Ｐによりプリセットが依然として有効（ｏ）とな
り、出力データＤ。Ｕ、として論理゛１”　（■）が出
力され、前回の出力り。Ｕア＝１　（■）を保持する。

従って、本願発明によれば、区間Ｘ（信号Ｐ＝１、信号
Ｒ−０）ではフリップフロップ１ｏにリセットがかかり
、出力データＤ。Ｕアとしてり。Ｌｌアー〇（■）を出
力し、区間Ｙ（信号Ｐ＝Ｏ，信号Ｒ−１）ではフリップ
フロップ１０にプリセットがかかり、出力データＩ）ｏ
ｕｔとしてＤｏｕｔ＝１（■、■）を出力する。また、
区間Ｘ、Ｙの何方でもない区間においては書込みデータ
信号ＤＩＮをそのまま取り込み、出力データＤ。ＬＩＴ
として出力する（■、■）。本願発明ではクロック信号
により、遅延時間な（書込みデータＤＩＮを取込み出力
することが可能となる。

第４図は本発明のレジスタ回路を複数個接続した構成を
示している。書き込み禁止信号とクロック信号は全フリ
ップフロップ１０−１〜１０−ｎ共通に入力され、書き
込みデータ信号Ｄ１はビット対応にフリップフロップ１
０−１〜１０−ｎに入力される。このため、複数ビット
からなるデータを、遅延時間を生じることなくクロック
信号により取込み出力することが可能となる。

〔発明の効果〕

以上説明した様に、本発明によればフリップフロップに
入力される書き込みデータＤＩＮがセレクタ等のゲート
を通過せずに入力される構成となっており、書き込みデ
ータ信号Ｄ０の遅延が生じない。このため、フリップフ
ロップのセットアツプタイムの確保が容易となる。

従って、クロック信号ＣＫの馬波数が高くなっても、フ
リップフロップは安定した高速動作が可能となる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例構成図、 第３図は本発明によるレジスタ回路のタイミングチャー
ト、 第４図は本発明のレジスタ回路を複数個接続した構成を
示す図、 第５図は従来技術を示す図、 （ａ）従来のレジスタ回路 （ｂ）セレクタ回路の構成図 第６図（その１）、第６図（その２）は従来のレジスタ
回路の動作を示す図、 （ａ）タイミングチャート （ｂ）クロンク周期Ｔ１のときのタイミングチャート （Ｃ）クロンク周期Ｔｚのときのタイミングチャート である。 尚、第１図において主要部の符号は以下のとおりである
。 ｌＯ・・・　フリ・ンブフロンフ。 １１　・・・　論理回路 １２　・・・　論理回路 ＤＩＮ　　・・・　記憶データ ＸＰＲ・・・　プリセット端子 ＸＲＥＳ・・・　リセット端子 不完Ｕ８の黒理脱ｇｇ図 ′ＩＡ　ｌ　口 本で帆の一笑先例乞ホ１図 午　２　図 水尤８８ｎしジ又り回踏ハ羞本１１代乞ホす虜、１里図
第　４−　記 ０）　捉米ｎレジ゛スフ回局 従来ｉｔ射ｔホ１記 ｖ−Ｊ５ｆ￥］

Claims (1)

1. 【特許請求の範囲】 １　データを記憶するレジスタ回路において、入力デー
   タ（Ｄ＿Ｉ＿Ｎ）をフリップフロップ（１０）のデータ
   入力端子（Ｄ）に入力し、 前記入力データ（Ｄ＿Ｉ＿Ｎ）の前記フリップフロップ
   （１０）への書込み禁止を示す書込み禁止信号と前記フ
   リップフロップ（１０）の出力データを入力とし、前記
   フリップフロップ（１０）への入力データ（Ｄ＿Ｉ＿Ｎ
   ）又は所定データの設定を行なう論理回路（１１、１２
   ）を設け、 前記書込み禁止信号が書込み指示のとき前記入力データ
   （Ｄ＿Ｉ＿Ｎ）を前記フリップフロップ（１０）へ書込
   み、前記書込み禁止信号が書込み禁止指示のとき前記論
   理回路（１１、１２）は所定データを設定することを特
   徴とするレジスタ回路。 ２　前記論理回路（１１、１２）は、書込み禁止信号と
   前記フリップフロップ（１０）の正転出力（Ｑ）を入力
   とし、前記正転出力（Ｑ）を所定の論理値に設定する前
   記フリップフロップ（１０）のプリセット端子（ＸＰＲ
   ）へ接続する第１の論理回路（１１）と、前記書込み禁
   止信号と前記フリップフロップ（１０）の反転出力（Ｘ
   Ｑ）を入力とし、前記正転出力（Ｑ）を前記所定の論理
   値と反対の論理値に設定する前記フリップフロップ（１
   ０）のリセット端子（ＸＲＥＳ）へ接続する第２の論理
   回路（１２）から成り、 前記書込み禁止信号が書込み指示のときは前記入力デー
   タ（Ｄ＿Ｉ＿Ｎ）を前記フリップフロップ（１０）へ書
   込み、前記書込み禁止信号が書込み禁止指示のときは、
   前記論理回路（１１、１２）は所定データと同じ論理値
   を設定する前記プリセット端子（ＸＰＲ）又は前記リセ
   ット端子（ＸＲＥＳ）を選択することを特徴とする請求
   項１記載のレジスタ回路。