JPS603713B2 - シフトレジスタの制御方式 - Google Patents
シフトレジスタの制御方式Info
- Publication number
- JPS603713B2 JPS603713B2 JP51012608A JP1260876A JPS603713B2 JP S603713 B2 JPS603713 B2 JP S603713B2 JP 51012608 A JP51012608 A JP 51012608A JP 1260876 A JP1260876 A JP 1260876A JP S603713 B2 JPS603713 B2 JP S603713B2
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- clock
- control method
- write
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明はシフトレジスタの制御方式、特に書込みクロッ
ク及び読み出しクロックに同期してデータを転送するシ
フトレジスタの制御方式に関する。
ク及び読み出しクロックに同期してデータを転送するシ
フトレジスタの制御方式に関する。
このようなフリップフロップは例えば、多段縦続接続さ
れてシフトレジスタとして電卓のようなディジタル装置
に多用されている。
れてシフトレジスタとして電卓のようなディジタル装置
に多用されている。
第１図Ａは従釆用いられている？・書込み、ぐ２議出し
シフトレジスタの２ビットの縦縞接続を示す図で、１，
２，３および４はいずれもトランスファーゲートを示し
、それぞれのゲートに印加されるクロツク◇，又は？２
の‘‘０”レベルでデータを書込む。
シフトレジスタの２ビットの縦縞接続を示す図で、１，
２，３および４はいずれもトランスファーゲートを示し
、それぞれのゲートに印加されるクロツク◇，又は？２
の‘‘０”レベルでデータを書込む。
５，６，７および８はいずれもインバータを示し絶縁ゲ
ート型翼界効果トランジスタを用いた場合書込みクロツ
ク間隔期間はその入力インピーダンスが高い性質により
入力容量９，１０，１１および１２により以前書込んだ
データを一時記憶する機能を有する。
ート型翼界効果トランジスタを用いた場合書込みクロツ
ク間隔期間はその入力インピーダンスが高い性質により
入力容量９，１０，１１および１２により以前書込んだ
データを一時記憶する機能を有する。
今、入力に信号１が印加されている場合、各部に現れる
信号波形は第１図Ｂとなる。０，，０２および０３はそ
れぞれィンバータ５，６および７の出力である。
信号波形は第１図Ｂとなる。０，，０２および０３はそ
れぞれィンバータ５，６および７の出力である。
出力信号０は入力信号１より２ビット遅れて出力されて
いる。すなわち、ｎビット縦続接続されているフリツプ
フロツプを“１”又は“０”にセットしようとすれば、
セット入力が印加され、順次情報をシフト動作しながら
伝達していく為、ｎビット時間が無条件に必要とされた
。
いる。すなわち、ｎビット縦続接続されているフリツプ
フロツプを“１”又は“０”にセットしようとすれば、
セット入力が印加され、順次情報をシフト動作しながら
伝達していく為、ｎビット時間が無条件に必要とされた
。
本発明は、この点に鑑みてなされたもので、シフトレジ
スタをセットする時に書込みと議出しを同時タイミング
で行うクロツクを供ｖ給し、ビット遅れを無くし、ゲー
トのスイッチングに要する遅延時間だけで目的を達する
手段を提供するものである。
スタをセットする時に書込みと議出しを同時タイミング
で行うクロツクを供ｖ給し、ビット遅れを無くし、ゲー
トのスイッチングに要する遅延時間だけで目的を達する
手段を提供するものである。
以下図面を用いて本発明を詳細に説明する。
第２図Ａは本発明の一実施例を実現するための回路の一
例を示す図であり、１３は二入力アンドゲートであり、
入力には、フリツプフロツプのセット命令Ｓ及び議出し
クロックぐ２が接続され、出力０２′はセットすべきシ
フトレジスタの議出しクロックとして供艶溝する。第２
図Ｂは第２図Ａより得られるクロックＪ２′を用いた動
作説明図である。イは制御以前の◇２、口はセット命令
Ｓで“０”期間を有効とする。ハは制御後の議出しクロ
ックＪ２′、二は書込みクロックを示す。以下動作を詳
細に説明する。第１図Ａに示すフリツプフロップを本発
明の制御方式で動作させる場合、議出しクロックＪ２の
かわりに？２′を供給する。通常とは同時に“０”とな
り得ないがセット命令Ｓがあればｔ期間はぐ，と０２′
は両方共“０”となっているため、第１図Ａの１，２，
３，および４のトランスフアゲートはＯＮ状態となり第
１図Ａは５，６，７および８のィンバータ４段縦続接続
と等価となる。ｔ期間に“１”又は“０”のセット入力
ホを１に印加すると、ｔ期間中に出力端子０に達し、へ
の波形が得られる。すなわちこの実施例においてはぐ，
のクロツク幅ｔ期間のみでシフトレジス夕のセットが可
能となる。第２図Ｃは本発明を実施するための他の書込
み及び論出しクロック波形図であり（し、）はぐ２、（
ろ）はぐ，の制御後の波形を示す。またクロツク（ろ）
書込み、クロックイ又は（し、）議出しとしても同様の
効果が得られる。この他本発明の主旨をかえずに目的を
遂行させるクロツクの位相関係が上記例以外にも得られ
ることは自明である。通常のディジタル装置においては
データ記憶回路として前述のシフトレジスタが数十ビッ
ト縦縞接続で使用されているが、このようなｎビット縦
続接続シフトレジスタのリセットが従来の方法であれば
最小でもｎビット時間要していたものが飛躍的に短い時
間でリセットが可能となり、例えば電源ＯＮ時に多段縦
続接続フリップフロップをリセットする場合短時間のリ
セット入力で全段リセット可能となり、演算のスピード
アップに大きく寄与する効果がある。又このような装置
をテストする場合ロジックチェック用テストパターンを
使ったテスト装置を用いるのが普通であるが、テスト装
置のテストパターン格納容量が固定されている為、クロ
ツク同期のシフトレジスタをセット又はリセットするの
に多くのテストパターンステップを費し、本来のロジッ
クチェックパターン数が制限される場合があるが、テス
ト時に本発明を適用すれば最小ステップでシフトレジス
タのセット又はリセットが可能となるのでテスト時間の
短縮もしくはテスト内容の充実ができる等、その応用出
釆る範囲は広くかつその効果は大きい。
例を示す図であり、１３は二入力アンドゲートであり、
入力には、フリツプフロツプのセット命令Ｓ及び議出し
クロックぐ２が接続され、出力０２′はセットすべきシ
フトレジスタの議出しクロックとして供艶溝する。第２
図Ｂは第２図Ａより得られるクロックＪ２′を用いた動
作説明図である。イは制御以前の◇２、口はセット命令
Ｓで“０”期間を有効とする。ハは制御後の議出しクロ
ックＪ２′、二は書込みクロックを示す。以下動作を詳
細に説明する。第１図Ａに示すフリツプフロップを本発
明の制御方式で動作させる場合、議出しクロックＪ２の
かわりに？２′を供給する。通常とは同時に“０”とな
り得ないがセット命令Ｓがあればｔ期間はぐ，と０２′
は両方共“０”となっているため、第１図Ａの１，２，
３，および４のトランスフアゲートはＯＮ状態となり第
１図Ａは５，６，７および８のィンバータ４段縦続接続
と等価となる。ｔ期間に“１”又は“０”のセット入力
ホを１に印加すると、ｔ期間中に出力端子０に達し、へ
の波形が得られる。すなわちこの実施例においてはぐ，
のクロツク幅ｔ期間のみでシフトレジス夕のセットが可
能となる。第２図Ｃは本発明を実施するための他の書込
み及び論出しクロック波形図であり（し、）はぐ２、（
ろ）はぐ，の制御後の波形を示す。またクロツク（ろ）
書込み、クロックイ又は（し、）議出しとしても同様の
効果が得られる。この他本発明の主旨をかえずに目的を
遂行させるクロツクの位相関係が上記例以外にも得られ
ることは自明である。通常のディジタル装置においては
データ記憶回路として前述のシフトレジスタが数十ビッ
ト縦縞接続で使用されているが、このようなｎビット縦
続接続シフトレジスタのリセットが従来の方法であれば
最小でもｎビット時間要していたものが飛躍的に短い時
間でリセットが可能となり、例えば電源ＯＮ時に多段縦
続接続フリップフロップをリセットする場合短時間のリ
セット入力で全段リセット可能となり、演算のスピード
アップに大きく寄与する効果がある。又このような装置
をテストする場合ロジックチェック用テストパターンを
使ったテスト装置を用いるのが普通であるが、テスト装
置のテストパターン格納容量が固定されている為、クロ
ツク同期のシフトレジスタをセット又はリセットするの
に多くのテストパターンステップを費し、本来のロジッ
クチェックパターン数が制限される場合があるが、テス
ト時に本発明を適用すれば最小ステップでシフトレジス
タのセット又はリセットが可能となるのでテスト時間の
短縮もしくはテスト内容の充実ができる等、その応用出
釆る範囲は広くかつその効果は大きい。
第１図Ａは従来のシフトレジスタ２ビット縦続接続を示
す図、第１図Ｂは従釆の書込み、議出しクロックを用い
て場合のシフトレジスタの動作を説明する図。 第２図Ａは本発明の一実施例を示す図、第２図Ｂは本発
明によるシフトレジスタ制御の動作を説明する図、第２
図Ｃは本発明における他のクロツク波形図である。１，
２，３，４…トランスファーゲート、５，６，７，８…
インバータ、９，１０，１１，１２・・・入力容量、１
３・・・アンドゲート、Ｊ．・・・書込みクロック、？
２…議出しクロック、Ｓ…セット命令、Ｊ２′…制御さ
れた読出しクロツク、０，，０２，０３…インバータの
出力、１・・・入力、０…出力。 第１図第２図
す図、第１図Ｂは従釆の書込み、議出しクロックを用い
て場合のシフトレジスタの動作を説明する図。 第２図Ａは本発明の一実施例を示す図、第２図Ｂは本発
明によるシフトレジスタ制御の動作を説明する図、第２
図Ｃは本発明における他のクロツク波形図である。１，
２，３，４…トランスファーゲート、５，６，７，８…
インバータ、９，１０，１１，１２・・・入力容量、１
３・・・アンドゲート、Ｊ．・・・書込みクロック、？
２…議出しクロック、Ｓ…セット命令、Ｊ２′…制御さ
れた読出しクロツク、０，，０２，０３…インバータの
出力、１・・・入力、０…出力。 第１図第２図
Claims (1)
- １ 所定の位相差を有する書込みクロツクと読出しクロ
ツクに同期してデータを転送するシフトレジスタにおい
て、書込みクロツクと読出しクロツクの少なくとも一方
を制御することにより書込み動作をシフトレジスタの複
数段にわたってほぼ同時に行なわせることを特徴とする
シフトレジスタの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51012608A JPS603713B2 (ja) | 1976-02-06 | 1976-02-06 | シフトレジスタの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51012608A JPS603713B2 (ja) | 1976-02-06 | 1976-02-06 | シフトレジスタの制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5295938A JPS5295938A (en) | 1977-08-12 |
| JPS603713B2 true JPS603713B2 (ja) | 1985-01-30 |
Family
ID=11810063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51012608A Expired JPS603713B2 (ja) | 1976-02-06 | 1976-02-06 | シフトレジスタの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603713B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220008901A (ko) | 2019-05-16 | 2022-01-21 | 제너직 에이비 | 시프터블 메모리 및 시프터블 메모리를 동작시키는 방법 |
-
1976
- 1976-02-06 JP JP51012608A patent/JPS603713B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5295938A (en) | 1977-08-12 |
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