JPH0731614B2 - データ転送方法 - Google Patents
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- JPH0731614B2 JPH0731614B2 JP3285417A JP28541791A JPH0731614B2 JP H0731614 B2 JPH0731614 B2 JP H0731614B2 JP 3285417 A JP3285417 A JP 3285417A JP 28541791 A JP28541791 A JP 28541791A JP H0731614 B2 JPH0731614 B2 JP H0731614B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/318572—Input/Output interfaces
Description
【０００１】
【産業上の利用分野】本発明は、テスト目的で境界スキ
ャンチェイン状に直列に接続された複数個のデバイスを
転送先または転送元としてデータを効率良く転送する技
術に関する。
ャンチェイン状に直列に接続された複数個のデバイスを
転送先または転送元としてデータを効率良く転送する技
術に関する。
【０００２】
【従来の技術】従来のテスト技術を用いて回路ボードを
テストすることによる不効率を克服するために、境界ス
キャンとして知られるテスト技術が開発されている。境
界スキャン技術を用いた回路ボードのテストは、回路ボ
ード上の個別のアクティブデバイス（例えば集積回路）
の各々に対して、これらのデバイスの個別の入出力ピン
に各々接続された複数個の境界スキャンセル（シングル
ビットシフトレジスタ）を備えていることを要求する。
各デバイスにおける境界スキャンセルは、直列チェイン
状に接続されて、境界データレジスタを形成する。境界
データレジスタは、他のデバイスの境界スキャンレジス
タと直列に接続されて、ボードレベルでの直列境界スキ
ャンチェインを形成する。
テストすることによる不効率を克服するために、境界ス
キャンとして知られるテスト技術が開発されている。境
界スキャン技術を用いた回路ボードのテストは、回路ボ
ード上の個別のアクティブデバイス（例えば集積回路）
の各々に対して、これらのデバイスの個別の入出力ピン
に各々接続された複数個の境界スキャンセル（シングル
ビットシフトレジスタ）を備えていることを要求する。
各デバイスにおける境界スキャンセルは、直列チェイン
状に接続されて、境界データレジスタを形成する。境界
データレジスタは、他のデバイスの境界スキャンレジス
タと直列に接続されて、ボードレベルでの直列境界スキ
ャンチェインを形成する。
【０００３】このような直列境界スキャンチェイン状に
接続されたデバイスのテストは、テストビットストリー
ムを各デバイス上のテストアクセスポート（ＴＡＰ）を
通じてデバイスチェイン中にシフトして、相互接続テス
トの際には、ビットストリーム中の各ビットが境界スキ
ャンセルの対応する一つのセルへの入力となるようにす
ることによって実現される。各々のセルへのテストビッ
ト入力は、セルを更新するために、すなわち、現時点で
セルにストアされているビットの値をテストビットの値
に置換するために、セルに対して与えられる。デバイス
の出力ピンに係る各境界スキャンセル内のビットが更新
されるため、この出力ピンに対して接続された各デバイ
ス入力ピンに係る境界スキャンセルもさらに更新され
る。境界スキャンレジスタが更新された後に、境界スキ
ャンチェインからビットをシフトして出力し、このシフ
トして出力されたビットストリームを、欠陥のないデバ
イスからなるチェインに対して期待されるビットストリ
ームと比較することにより、あらゆるデバイスにおける
欠陥を発見できる。
接続されたデバイスのテストは、テストビットストリー
ムを各デバイス上のテストアクセスポート（ＴＡＰ）を
通じてデバイスチェイン中にシフトして、相互接続テス
トの際には、ビットストリーム中の各ビットが境界スキ
ャンセルの対応する一つのセルへの入力となるようにす
ることによって実現される。各々のセルへのテストビッ
ト入力は、セルを更新するために、すなわち、現時点で
セルにストアされているビットの値をテストビットの値
に置換するために、セルに対して与えられる。デバイス
の出力ピンに係る各境界スキャンセル内のビットが更新
されるため、この出力ピンに対して接続された各デバイ
ス入力ピンに係る境界スキャンセルもさらに更新され
る。境界スキャンレジスタが更新された後に、境界スキ
ャンチェインからビットをシフトして出力し、このシフ
トして出力されたビットストリームを、欠陥のないデバ
イスからなるチェインに対して期待されるビットストリ
ームと比較することにより、あらゆるデバイスにおける
欠陥を発見できる。
【０００４】境界スキャンテストを実行する際に、境界
スキャンテストアクセスポート（ＴＡＰ）を介して、チ
ェイン中の特定のデバイスのテストデータレジスタにデ
ータをロードすることが便利な場合がある。例えば、マ
イクロプロセッサ等のデバイスが、それ自体のコントロ
ールストレージに、新たなマイクロインストラクション
をロードさせ、それらのインストラクションを実行さ
せ、そのデバイス自体をテストするような場合がある。
テストデータレジスタに対して複数個のＬビットセグメ
ントをロードするためには、（Ｌ１＋Ｌ＋Ｌ２）ビット
という形式のデータよりなる連続したブロックを、スキ
ャンチェインを通じてシフトしなければならない。ここ
で、Ｌ１及びＬ２は、データがロードされることになる
デバイスにおけるテストデータレジスタのチェイン上流
及びチェイン下流のそれぞれにおけるスキャンセルの累
積数である。有効な値を有する各Ｌビットセグメントに
先行するＬ１ビットストリング及び後続のＬ２ビットス
トリングは、それぞれ、“無意味な（don't care）”値
であるように選択される。テストデータレジスタにｎ個
の個別のＬビットセグメントをロードするためには、各
々が（Ｌ１＋Ｌ＋Ｌ２）ビットという形式のｎ個のデー
タブロックすなわちパケットを、境界スキャンチェイン
を通じてシフトしなければならない。
スキャンテストアクセスポート（ＴＡＰ）を介して、チ
ェイン中の特定のデバイスのテストデータレジスタにデ
ータをロードすることが便利な場合がある。例えば、マ
イクロプロセッサ等のデバイスが、それ自体のコントロ
ールストレージに、新たなマイクロインストラクション
をロードさせ、それらのインストラクションを実行さ
せ、そのデバイス自体をテストするような場合がある。
テストデータレジスタに対して複数個のＬビットセグメ
ントをロードするためには、（Ｌ１＋Ｌ＋Ｌ２）ビット
という形式のデータよりなる連続したブロックを、スキ
ャンチェインを通じてシフトしなければならない。ここ
で、Ｌ１及びＬ２は、データがロードされることになる
デバイスにおけるテストデータレジスタのチェイン上流
及びチェイン下流のそれぞれにおけるスキャンセルの累
積数である。有効な値を有する各Ｌビットセグメントに
先行するＬ１ビットストリング及び後続のＬ２ビットス
トリングは、それぞれ、“無意味な（don't care）”値
であるように選択される。テストデータレジスタにｎ個
の個別のＬビットセグメントをロードするためには、各
々が（Ｌ１＋Ｌ＋Ｌ２）ビットという形式のｎ個のデー
タブロックすなわちパケットを、境界スキャンチェイン
を通じてシフトしなければならない。
【０００５】図１は、境界スキャン技術を用いてテスト
される従来技術に係るデバイス１０を示すブロック図で
ある。デバイス１０（以下、テスト中のデバイスと呼称
される）は、通常、メモリあるいはマイクロプロセッサ
等の能動デバイスであり、１セットの入出力ピン（図示
せず）を介して入出力接続がなされる少なくとも一つの
回路１２を有している。デバイス１０内には、回路１２
と関連して、テストデータレジスタと呼称されるレジス
タ１４が備えられている。このレジスタ１４は、アイ・
トリプル・イー・コンピュータソサエティ（ＩＥＥＥ
Ｃｏｍｐｕｔｅｒ Ｓｏｃｉｅｔｙ）のテスト技術委員
会（Ｔｅｓｔ ＴｅｃｈｎｏｌｏｇｙＣｏｍｍｉｔｔｅ
ｅ）による文書“標準テストアクセスポート及び境界ス
キャンアーキテクチャ（Ｓｔａｎｄａｒｄ Ｔｅｓｔ
Ａｃｃｅｓｓ Ｐｏｒｔ ａｎｄ Ｂｏｕｎｄａｒｙ−
Ｓｃａｎ Ａｒｃｈｉｔｅｃｔｕｒｅ）”に記載されて
いるＩＥＥＥ ＳＴＤ Ｐ１１４９．１に概説された手
順に従ってその境界スキャンテストを実行するために存
在している。Ｌビット長と仮定されている（すなわち、
Ｌ個の個別のセル（図示せず）を有する）テストデータ
レジスタ１４は、テスト中のデバイス１０と同様あるい
は相異なる構造の、少なくとも一つ、通常は複数個の他
のデバイス１０’内のテストデータレジスタに直列に接
続されている。本明細書においては、説明の便宜上、テ
スト中のデバイス１０の上流にデバイス１０’に係るＬ
１個の累積スキャン（レジスタ）セルが存在し、テスト
中のデバイスの下流にＬ２個の累積スキャンセルが存在
するものと仮定する。
される従来技術に係るデバイス１０を示すブロック図で
ある。デバイス１０（以下、テスト中のデバイスと呼称
される）は、通常、メモリあるいはマイクロプロセッサ
等の能動デバイスであり、１セットの入出力ピン（図示
せず）を介して入出力接続がなされる少なくとも一つの
回路１２を有している。デバイス１０内には、回路１２
と関連して、テストデータレジスタと呼称されるレジス
タ１４が備えられている。このレジスタ１４は、アイ・
トリプル・イー・コンピュータソサエティ（ＩＥＥＥ
Ｃｏｍｐｕｔｅｒ Ｓｏｃｉｅｔｙ）のテスト技術委員
会（Ｔｅｓｔ ＴｅｃｈｎｏｌｏｇｙＣｏｍｍｉｔｔｅ
ｅ）による文書“標準テストアクセスポート及び境界ス
キャンアーキテクチャ（Ｓｔａｎｄａｒｄ Ｔｅｓｔ
Ａｃｃｅｓｓ Ｐｏｒｔ ａｎｄ Ｂｏｕｎｄａｒｙ−
Ｓｃａｎ Ａｒｃｈｉｔｅｃｔｕｒｅ）”に記載されて
いるＩＥＥＥ ＳＴＤ Ｐ１１４９．１に概説された手
順に従ってその境界スキャンテストを実行するために存
在している。Ｌビット長と仮定されている（すなわち、
Ｌ個の個別のセル（図示せず）を有する）テストデータ
レジスタ１４は、テスト中のデバイス１０と同様あるい
は相異なる構造の、少なくとも一つ、通常は複数個の他
のデバイス１０’内のテストデータレジスタに直列に接
続されている。本明細書においては、説明の便宜上、テ
スト中のデバイス１０の上流にデバイス１０’に係るＬ
１個の累積スキャン（レジスタ）セルが存在し、テスト
中のデバイスの下流にＬ２個の累積スキャンセルが存在
するものと仮定する。
【０００６】デバイス１０内の回路１２及び他のデバイ
ス１０’の各々における回路は種々の形態をとり得る。
説明の便宜上、回路１２はメモリ（例えば、ＲＡＭ）で
あると仮定する。メモリ１２に関連して、アドレスカウ
ンタ１６が存在する。アドレスカウンタ１６は、データ
をストアするためのメモリロケーション、あるいは、デ
ータを読み取るためのメモリロケーションを示す値を保
持する機能を有する。
ス１０’の各々における回路は種々の形態をとり得る。
説明の便宜上、回路１２はメモリ（例えば、ＲＡＭ）で
あると仮定する。メモリ１２に関連して、アドレスカウ
ンタ１６が存在する。アドレスカウンタ１６は、データ
をストアするためのメモリロケーション、あるいは、デ
ータを読み取るためのメモリロケーションを示す値を保
持する機能を有する。
【０００７】デバイス１０内のテストデータレジスタ１
４の制御は、テストアクセスポートコントローラ（ＴＡ
Ｐ）１８によって実行される。ＴＡＰコントローラの詳
細については、前掲の“標準テストアクセスポート及び
境界スキャンアーキテクチャ”に示されている。
４の制御は、テストアクセスポートコントローラ（ＴＡ
Ｐ）１８によって実行される。ＴＡＰコントローラの詳
細については、前掲の“標準テストアクセスポート及び
境界スキャンアーキテクチャ”に示されている。
【０００８】ＴＡＰコントローラ１８によって制御され
る動作の中に、シフト動作がある。このシフト動作にお
いては、データストリーム中のビットが同一の直列チェ
イン中のデバイス１０及びデバイス１０’を介してシフ
トされる。以下、説明のために、デバイス１０及びその
上流及び下流に位置するデバイス１０’を介して（Ｌ１
＋Ｌ＋Ｌ２）ビットがシフトされると仮定して、ＴＡＰ
コントローラ１８の機能を記述する。図２は、図１に示
されているＴＡＰコントローラ１８によって、デバイス
１０よりなるチェインを介してデータビットのシフトを
行なうために実行されるステップの要約すなわち概念的
表現を示す流れ図である。
る動作の中に、シフト動作がある。このシフト動作にお
いては、データストリーム中のビットが同一の直列チェ
イン中のデバイス１０及びデバイス１０’を介してシフ
トされる。以下、説明のために、デバイス１０及びその
上流及び下流に位置するデバイス１０’を介して（Ｌ１
＋Ｌ＋Ｌ２）ビットがシフトされると仮定して、ＴＡＰ
コントローラ１８の機能を記述する。図２は、図１に示
されているＴＡＰコントローラ１８によって、デバイス
１０よりなるチェインを介してデータビットのシフトを
行なうために実行されるステップの要約すなわち概念的
表現を示す流れ図である。
【０００９】図１のＴＡＰコントローラ１８によって実
行される第一のステップ（ステップ２０）は、データレ
ジスタスキャン（シフト）動作を選択することである。
ステップ２０は、図１のＴＡＰコントローラ１８に特定
のシーケンスを有するテストモード選択（ＴＭＳ）信号
が供給された時点で開始される。シフト状態が選択され
ると、ＴＡＰコントローラ１８は実際のデータのシフト
を行なわせる（ステップ２２）。テストビットストリー
ム中の連続したビットが、連続した“チック”（すなわ
ち、ＴＡＰコントローラ１８への周期的クロック信号Ｔ
ＣＫ入力の変化）に応答して、境界スキャンチェイン中
のレジスタ１４内の連続したセルにシフトされる。図２
に示されているように、シフトステップ２２は、デバイ
ス１０及び１０’よりなるチェイン中の（Ｌ１＋Ｌ＋Ｌ
２）個の個々のセルに、（Ｌ１＋Ｌ＋Ｌ２）テストビッ
トストリーム中の各ビットがシフトされるまで反復して
実行される。シフトステップ２２の後、シフト動作は終
了し（ステップ２４）、続いて更新動作が実行される
（ステップ２６）。更新動作においては、各テストデー
タレジスタ１４における各セル中のビットが、図１に示
されている回路１２の対応する入出力ピンに送られる。
行される第一のステップ（ステップ２０）は、データレ
ジスタスキャン（シフト）動作を選択することである。
ステップ２０は、図１のＴＡＰコントローラ１８に特定
のシーケンスを有するテストモード選択（ＴＭＳ）信号
が供給された時点で開始される。シフト状態が選択され
ると、ＴＡＰコントローラ１８は実際のデータのシフト
を行なわせる（ステップ２２）。テストビットストリー
ム中の連続したビットが、連続した“チック”（すなわ
ち、ＴＡＰコントローラ１８への周期的クロック信号Ｔ
ＣＫ入力の変化）に応答して、境界スキャンチェイン中
のレジスタ１４内の連続したセルにシフトされる。図２
に示されているように、シフトステップ２２は、デバイ
ス１０及び１０’よりなるチェイン中の（Ｌ１＋Ｌ＋Ｌ
２）個の個々のセルに、（Ｌ１＋Ｌ＋Ｌ２）テストビッ
トストリーム中の各ビットがシフトされるまで反復して
実行される。シフトステップ２２の後、シフト動作は終
了し（ステップ２４）、続いて更新動作が実行される
（ステップ２６）。更新動作においては、各テストデー
タレジスタ１４における各セル中のビットが、図１に示
されている回路１２の対応する入出力ピンに送られる。
【００１０】前述したような境界スキャンテストが実行
される場合以外には、テスト中のデバイス１０内のテス
トデータレジスタ１４にデータをロードすることが有益
である。前述のデータ転送実行方法を用いて、任意の数
（ｎ）のＬビットデータブロックＬａ、Ｌｂ、Ｌ
ｃ．．．Ｌｎの各々の個別且つ連続的なロードが以下の
ように実行される。まず、ビットブロック（Ｌ１＋Ｌａ
＋Ｌ２）がデバイス１０及び１０’よりなるチェインを
通じてシフトされる。ここで、ブロック中の最初のＬ１
ビットグループ及び最後のＬ２ビットグループの値は、
“無意味な”値とされている。その後、連続したビット
ブロック（Ｌ１＋Ｌｂ＋Ｌ２）、（Ｌ１＋Ｌｃ＋Ｌ
２）．．．（Ｌ１＋Ｌｎ＋Ｌ２）が、デバイス１０及び
１０’からなるチェインを通じてシフトされる。無意味
な値を有するＬ１ビットストリング及びＬ２ビットスト
リングは、各ＬビットセグメントＬａ、Ｌｂ、Ｌ
ｃ．．．Ｌｎがテストデータレジスタ１４にロードされ
るための適切な位置に配置されていることを保証するた
めに必要である。
される場合以外には、テスト中のデバイス１０内のテス
トデータレジスタ１４にデータをロードすることが有益
である。前述のデータ転送実行方法を用いて、任意の数
（ｎ）のＬビットデータブロックＬａ、Ｌｂ、Ｌ
ｃ．．．Ｌｎの各々の個別且つ連続的なロードが以下の
ように実行される。まず、ビットブロック（Ｌ１＋Ｌａ
＋Ｌ２）がデバイス１０及び１０’よりなるチェインを
通じてシフトされる。ここで、ブロック中の最初のＬ１
ビットグループ及び最後のＬ２ビットグループの値は、
“無意味な”値とされている。その後、連続したビット
ブロック（Ｌ１＋Ｌｂ＋Ｌ２）、（Ｌ１＋Ｌｃ＋Ｌ
２）．．．（Ｌ１＋Ｌｎ＋Ｌ２）が、デバイス１０及び
１０’からなるチェインを通じてシフトされる。無意味
な値を有するＬ１ビットストリング及びＬ２ビットスト
リングは、各ＬビットセグメントＬａ、Ｌｂ、Ｌ
ｃ．．．Ｌｎがテストデータレジスタ１４にロードされ
るための適切な位置に配置されていることを保証するた
めに必要である。
【００１１】
【発明が解決しようとする課題】しかしながら、テスト
中のデバイス１０のテストデータレジスタ１４にデータ
をロードするための前述のプロセスは非常に扱いにく
い。すなわち、ｎ個（任意の多数）のセグメントＬａ、
Ｌｂ、Ｌｃ．．．Ｌｎの各々に対して無意味な値のＬ１
及びＬ２ビットよりなる上流ストリング及び下流ストリ
ングを連結する必要があるため、連続したデータブロッ
クＬａ、Ｌｂ、Ｌｃ．．．Ｌｎの各々がロードされる度
毎に、少なくとも（Ｌ１＋Ｌ＋Ｌ２）クロックサイクル
が消費される。Ｌ１ビットストリング及びＬ２ビットス
トリングのサイズに応じてこのようなサイクルの数は莫
大なものとなり、著しく効率が悪くなる。
中のデバイス１０のテストデータレジスタ１４にデータ
をロードするための前述のプロセスは非常に扱いにく
い。すなわち、ｎ個（任意の多数）のセグメントＬａ、
Ｌｂ、Ｌｃ．．．Ｌｎの各々に対して無意味な値のＬ１
及びＬ２ビットよりなる上流ストリング及び下流ストリ
ングを連結する必要があるため、連続したデータブロッ
クＬａ、Ｌｂ、Ｌｃ．．．Ｌｎの各々がロードされる度
毎に、少なくとも（Ｌ１＋Ｌ＋Ｌ２）クロックサイクル
が消費される。Ｌ１ビットストリング及びＬ２ビットス
トリングのサイズに応じてこのようなサイクルの数は莫
大なものとなり、著しく効率が悪くなる。
【００１２】上述したように、従来のデータ転送方法に
おいては、特定のデバイスのテストデータレジスタに新
たなＬビットセグメントをロードしようとする度に、
（Ｌ１＋Ｌ＋Ｌ２）ビットからなるストリームをチェイ
ン全体を通じてシフトしなければならず、結果として少
なくとも（Ｌ１＋Ｌ＋Ｌ２）クロックサイクルが必要と
なるため、非常に効率が悪いという欠点がある。さら
に、デバイスにＬビットセグメントを大量にロードする
ためには、非常に高速の転送速度が要求されるが、この
ような速度を実現することは不可能である。
おいては、特定のデバイスのテストデータレジスタに新
たなＬビットセグメントをロードしようとする度に、
（Ｌ１＋Ｌ＋Ｌ２）ビットからなるストリームをチェイ
ン全体を通じてシフトしなければならず、結果として少
なくとも（Ｌ１＋Ｌ＋Ｌ２）クロックサイクルが必要と
なるため、非常に効率が悪いという欠点がある。さら
に、デバイスにＬビットセグメントを大量にロードする
ためには、非常に高速の転送速度が要求されるが、この
ような速度を実現することは不可能である。
【００１３】従って、本発明の目的は、スキャンチェイ
ン中の少なくとも一つの他のデバイスのレジスタに直列
に接続されたテスト中のデバイス内のＬビットデータレ
ジスタを転送先または転送元として、データを効率良く
転送可能なデータ転送方法を提供することである。
ン中の少なくとも一つの他のデバイスのレジスタに直列
に接続されたテスト中のデバイス内のＬビットデータレ
ジスタを転送先または転送元として、データを効率良く
転送可能なデータ転送方法を提供することである。
【００１４】
【課題を解決するための手段】従来技術に係る前述の問
題点は、本発明に係る方法によって解決される。本発明
の第一の好ましい実施例においては、境界スキャンチェ
イン中の少なくとも他の一つのデバイス中のデータレジ
スタに直列に接続された、テスト中のデバイス内のＬビ
ット（Ｌは整数）テストデータレジスタを転送先または
転送元として、データを効率良く転送するための技術が
開示される。この技術は、まず、無意味な値のＬ１ビッ
トからなるストリームの前に、Ｌビットテストデータレ
ジスタに連続的に転送しようとするＬビットデータセグ
メントを連結することによって実行される。ここで、Ｌ
１は、データをロードしようとするデバイス内のテスト
データレジスタの上流に直列に接続されたスキャンセル
の数である。ｎ個（ｎは整数）の連続したＬビットセグ
メントを転送しようとする場合を仮定すると、結果とし
て形成されるデータブロックすなわちパケットは、（Ｌ
１＋ｎＬ）ビットからなるストリームという形式を有す
ることになる。連結段階の後に、（Ｌ１＋ｎＬ）ビット
ブロックのうちの最初のＬ１ビットを、デバイスのスキ
ャンチェインを通じてシフトすることにより、最初のＬ
１個の境界スキャンセル中にストアされていた全ての残
存ビットが追い出される。最初のＬ１ビットのシフトが
完了した時点を決定するために、テスト中のデバイスに
は、ダウンカウンタが設けられ、このダウンカウンタ
に、予めＬ１という値がロードされる。（Ｌ１＋ｎＬ）
ビットブロックの最初のＬ１ビットのうちの連続したビ
ットの各々が、チェイン中の最初のＬ１個のスキャンセ
ルの個々のセルにシフトされる度に、ダウンカウンタが
デクリメントされる。（Ｌ１＋ｎＬ）ビットストリーム
のうちの最初のＬ１ビットが、データをロードしようと
するデバイスにおけるテストデータレジスタの上流に位
置するＬ１個のスキャンセルに一旦シフトされると、ｎ
個のＬビットセグメントの各々が連続してテストレジス
タにシフトされ、これにより、データがデバイスに対し
て転送される。あるいは、デバイスに、デバイスそれ自
体からのデータを用いてスキャンデータレジスタにロー
ドされたＬビットセグメントを更新、すなわち重ね書き
させることによってデバイスからデータを転送すること
も可能である。ｎ個のＬビットセグメントのうちの最後
のＬビットセグメントがデバイス中のテストデータレジ
スタにロードされると、（Ｌ１＋ｎＬ）ビットブロック
中の残存しているＬ１ビットが、デバイス中のテストデ
ータレジスタの上流に位置するスキャンチェイン中のＬ
１個のスキャンセルの各々にシフトされる。このように
して、最終のＬビットセグメントデータのうちの最後の
Ｌ１ビットが、デバイス中のテストデータレジスタの上
流に位置するＬ１個のスキャンセルから“追い出される
（flushed）”。
題点は、本発明に係る方法によって解決される。本発明
の第一の好ましい実施例においては、境界スキャンチェ
イン中の少なくとも他の一つのデバイス中のデータレジ
スタに直列に接続された、テスト中のデバイス内のＬビ
ット（Ｌは整数）テストデータレジスタを転送先または
転送元として、データを効率良く転送するための技術が
開示される。この技術は、まず、無意味な値のＬ１ビッ
トからなるストリームの前に、Ｌビットテストデータレ
ジスタに連続的に転送しようとするＬビットデータセグ
メントを連結することによって実行される。ここで、Ｌ
１は、データをロードしようとするデバイス内のテスト
データレジスタの上流に直列に接続されたスキャンセル
の数である。ｎ個（ｎは整数）の連続したＬビットセグ
メントを転送しようとする場合を仮定すると、結果とし
て形成されるデータブロックすなわちパケットは、（Ｌ
１＋ｎＬ）ビットからなるストリームという形式を有す
ることになる。連結段階の後に、（Ｌ１＋ｎＬ）ビット
ブロックのうちの最初のＬ１ビットを、デバイスのスキ
ャンチェインを通じてシフトすることにより、最初のＬ
１個の境界スキャンセル中にストアされていた全ての残
存ビットが追い出される。最初のＬ１ビットのシフトが
完了した時点を決定するために、テスト中のデバイスに
は、ダウンカウンタが設けられ、このダウンカウンタ
に、予めＬ１という値がロードされる。（Ｌ１＋ｎＬ）
ビットブロックの最初のＬ１ビットのうちの連続したビ
ットの各々が、チェイン中の最初のＬ１個のスキャンセ
ルの個々のセルにシフトされる度に、ダウンカウンタが
デクリメントされる。（Ｌ１＋ｎＬ）ビットストリーム
のうちの最初のＬ１ビットが、データをロードしようと
するデバイスにおけるテストデータレジスタの上流に位
置するＬ１個のスキャンセルに一旦シフトされると、ｎ
個のＬビットセグメントの各々が連続してテストレジス
タにシフトされ、これにより、データがデバイスに対し
て転送される。あるいは、デバイスに、デバイスそれ自
体からのデータを用いてスキャンデータレジスタにロー
ドされたＬビットセグメントを更新、すなわち重ね書き
させることによってデバイスからデータを転送すること
も可能である。ｎ個のＬビットセグメントのうちの最後
のＬビットセグメントがデバイス中のテストデータレジ
スタにロードされると、（Ｌ１＋ｎＬ）ビットブロック
中の残存しているＬ１ビットが、デバイス中のテストデ
ータレジスタの上流に位置するスキャンチェイン中のＬ
１個のスキャンセルの各々にシフトされる。このように
して、最終のＬビットセグメントデータのうちの最後の
Ｌ１ビットが、デバイス中のテストデータレジスタの上
流に位置するＬ１個のスキャンセルから“追い出される
（flushed）”。
【００１５】本発明の第二の好ましい実施例において
は、データ転送が、テスト中のデバイスにＬ１ビットの
ダウンカウンタを設ける必要なく実現される。その代わ
りに、ｎ個のＬビットセグメントを転送しようとするデ
バイスのアドレシングが“ラップアラウンド”されるよ
うに構成される。すなわち、所定の高いアドレス値に到
達すると、アドレシングが最高値で凍結されるのではな
くゼロから開始される。この方法を用いる場合には、境
界スキャンチェインに読み込まれるべきデータブロック
は、有効な値を有する（Ｌ１＋ｎＬ）ビットよりなるデ
ータストリーム（但し、最終Ｌ１ビットは無意味な値を
有する）の前に、（Ｌ［Ｌ１／Ｌ］−Ｌ１）個の１セッ
トの（無意味な値を有する）充填ビットを連結すること
によって得られる。（ただし、［ ］は、［ ］内の数
以上の最小の整数を表す。）ｎ個のＬビットグループの
中でまず最初に読み込ませようとする［Ｌ１／Ｌ］個の
セグメントが、前記ｎＬビットブロックの末端に配置さ
れる。テストされるデバイスにロードするために、［Ｌ
１／Ｌ］個のセグメントよりなる第一のパケット（これ
は、無意味な値を有する）がチェイン中にシフトされ
る。その後、それに引き続く（ｎ−［Ｌ１／Ｌ］）個の
セグメントよりなるグループの各セグメントが、デバイ
ス内のスキャンデータレジスタが連続的にアドレシング
される度毎に、テスト中のデバイスにシフトされる。
（ｎ−［Ｌ１／Ｌ］）個のセグメントよりなるブロック
の最後のセグメントがテスト中のデバイスにシフトされ
ると、デバイス中のＬビットレジスタに係るアドレスポ
イントがラップアラウンドされ、［Ｌ１／Ｌ］個のセグ
メントよりなる最初のグループが適切なデータによって
重ね書きされる。
は、データ転送が、テスト中のデバイスにＬ１ビットの
ダウンカウンタを設ける必要なく実現される。その代わ
りに、ｎ個のＬビットセグメントを転送しようとするデ
バイスのアドレシングが“ラップアラウンド”されるよ
うに構成される。すなわち、所定の高いアドレス値に到
達すると、アドレシングが最高値で凍結されるのではな
くゼロから開始される。この方法を用いる場合には、境
界スキャンチェインに読み込まれるべきデータブロック
は、有効な値を有する（Ｌ１＋ｎＬ）ビットよりなるデ
ータストリーム（但し、最終Ｌ１ビットは無意味な値を
有する）の前に、（Ｌ［Ｌ１／Ｌ］−Ｌ１）個の１セッ
トの（無意味な値を有する）充填ビットを連結すること
によって得られる。（ただし、［ ］は、［ ］内の数
以上の最小の整数を表す。）ｎ個のＬビットグループの
中でまず最初に読み込ませようとする［Ｌ１／Ｌ］個の
セグメントが、前記ｎＬビットブロックの末端に配置さ
れる。テストされるデバイスにロードするために、［Ｌ
１／Ｌ］個のセグメントよりなる第一のパケット（これ
は、無意味な値を有する）がチェイン中にシフトされ
る。その後、それに引き続く（ｎ−［Ｌ１／Ｌ］）個の
セグメントよりなるグループの各セグメントが、デバイ
ス内のスキャンデータレジスタが連続的にアドレシング
される度毎に、テスト中のデバイスにシフトされる。
（ｎ−［Ｌ１／Ｌ］）個のセグメントよりなるブロック
の最後のセグメントがテスト中のデバイスにシフトされ
ると、デバイス中のＬビットレジスタに係るアドレスポ
イントがラップアラウンドされ、［Ｌ１／Ｌ］個のセグ
メントよりなる最初のグループが適切なデータによって
重ね書きされる。
【００１６】
【実施例】本発明の第一の実施例においては、デバイス
１０を、図３に示されているように修正して、ＴＡＰコ
ントローラ１８によって制御されるダウンカウンタ２８
を組み込むことにより、テスト中のデバイス１０を転送
先または転送元とする効率の良いデータ転送が実現され
る。ＴＡＰコントローラ１８がシフト状態（図２のステ
ップ２２）に入ると、初期値としてＬ１がロードされて
いたダウンカウンタ２８は、デバイス１０よりなる境界
スキャンチェインにおける連続した境界スキャンセル
（レジスタ）１４の各々に対して、データストリーム中
の連続したビットがシフトされる度毎に、デクリメント
される。
１０を、図３に示されているように修正して、ＴＡＰコ
ントローラ１８によって制御されるダウンカウンタ２８
を組み込むことにより、テスト中のデバイス１０を転送
先または転送元とする効率の良いデータ転送が実現され
る。ＴＡＰコントローラ１８がシフト状態（図２のステ
ップ２２）に入ると、初期値としてＬ１がロードされて
いたダウンカウンタ２８は、デバイス１０よりなる境界
スキャンチェインにおける連続した境界スキャンセル
（レジスタ）１４の各々に対して、データストリーム中
の連続したビットがシフトされる度毎に、デクリメント
される。
【００１７】図３に示されているテスト中のデバイスに
おけるテストデータレジスタ１４にデータセグメントＬ
ａ、Ｌｂ、Ｌｃ．．．Ｌｎの内の各々を連続してロード
するために、まず、これらのＬビットセグメントを、無
意味な値を有するＬ１個の充填ビットよりなる後続ブロ
ックの前に連結することが必要であり、その結果、図４
に示されているような（Ｌ１＋ｎＬ）ビットのデータブ
ロックが形成される。連結操作の後に、図３に示されて
いるＴＡＰコントローラ１８は、Ｌ１回のシフト動作を
実現するために、データシフト方法に関して図２に示さ
れた動作を実行し、シフトステップ２２が実行される度
毎にカウンタ２８がデクリメントされる。最初のＬ１回
のシフト動作をカウントする目的は、データブロック
（Ｌ１＋ｎＬ）内の最初のＬ１ビットが、テスト中のデ
バイス１０内のテストデータレジスタ１４の上流のデバ
イス１０’内のテストデータレジスタ１４からなるＬ１
個の境界スキャンセルにシフトされ、これらの上流のセ
ルにそれ以前に保持されていたデータが追い出されたこ
とを判断するためである。このように構成しない場合に
は、テスト中のデバイスにおけるテストデータレジスタ
に“古い”（すなわち無意味な）データがロードされて
しまうことになる。
おけるテストデータレジスタ１４にデータセグメントＬ
ａ、Ｌｂ、Ｌｃ．．．Ｌｎの内の各々を連続してロード
するために、まず、これらのＬビットセグメントを、無
意味な値を有するＬ１個の充填ビットよりなる後続ブロ
ックの前に連結することが必要であり、その結果、図４
に示されているような（Ｌ１＋ｎＬ）ビットのデータブ
ロックが形成される。連結操作の後に、図３に示されて
いるＴＡＰコントローラ１８は、Ｌ１回のシフト動作を
実現するために、データシフト方法に関して図２に示さ
れた動作を実行し、シフトステップ２２が実行される度
毎にカウンタ２８がデクリメントされる。最初のＬ１回
のシフト動作をカウントする目的は、データブロック
（Ｌ１＋ｎＬ）内の最初のＬ１ビットが、テスト中のデ
バイス１０内のテストデータレジスタ１４の上流のデバ
イス１０’内のテストデータレジスタ１４からなるＬ１
個の境界スキャンセルにシフトされ、これらの上流のセ
ルにそれ以前に保持されていたデータが追い出されたこ
とを判断するためである。このように構成しない場合に
は、テスト中のデバイスにおけるテストデータレジスタ
に“古い”（すなわち無意味な）データがロードされて
しまうことになる。
【００１８】ダウンカウンタ２８の内容がゼロに達する
と、シフト動作がｎＬ回連続して実行され、有効な値を
有するｎ個のＬビットセグメントＬａ、Ｌｂ、Ｌ
ｃ．．．Ｌｎが境界スキャンデータレジスタ１４に連続
してロードされる。Ｌクロックサイクル毎に、テストデ
ータレジスタ１４にロードされたＬビットセグメントの
各々が回路１２に送られる、あるいは、その代わりに回
路が新たなＬビットセグメントをレジスタに送る。この
ようにして、データブロック（Ｌ１＋ｎＬ）中のｎ個の
Ｌビットセグメントが連続してアンパックされてテスト
データレジスタ１４にロードされ、このテストデータレ
ジスタ１４を転送先または転送元として、データが転送
される。データブロック（Ｌ１＋ｎＬ）中の最後のＬ１
ビットは、このブロックが充分に長いので、（Ｌ１＋ｎ
Ｌ）回のシフト動作のうちの最後の回の動作が完了した
際に、有効な値を有する‘ｎ’番目の最終セグメントが
正しくロードされることを保証するために準備されてい
るものである。
と、シフト動作がｎＬ回連続して実行され、有効な値を
有するｎ個のＬビットセグメントＬａ、Ｌｂ、Ｌ
ｃ．．．Ｌｎが境界スキャンデータレジスタ１４に連続
してロードされる。Ｌクロックサイクル毎に、テストデ
ータレジスタ１４にロードされたＬビットセグメントの
各々が回路１２に送られる、あるいは、その代わりに回
路が新たなＬビットセグメントをレジスタに送る。この
ようにして、データブロック（Ｌ１＋ｎＬ）中のｎ個の
Ｌビットセグメントが連続してアンパックされてテスト
データレジスタ１４にロードされ、このテストデータレ
ジスタ１４を転送先または転送元として、データが転送
される。データブロック（Ｌ１＋ｎＬ）中の最後のＬ１
ビットは、このブロックが充分に長いので、（Ｌ１＋ｎ
Ｌ）回のシフト動作のうちの最後の回の動作が完了した
際に、有効な値を有する‘ｎ’番目の最終セグメントが
正しくロードされることを保証するために準備されてい
るものである。
【００１９】従来技術に係るデータ転送方法と比較し
て、前述した本発明に係るデータ転送方法は、はるかに
効率が良い。ｎ個の個別のＬビットデータセグメントを
転送するために必要となるクロックサイクルの総数は、
（Ｌ１＋ｎＬ）のオーダーである。比較までに、従来技
術に係る方法は、ｎ（Ｌ１＋Ｌ＋Ｌ２）回の動作を必要
としている。従って、本発明に係る方法を用いることに
よって、より高速のデータ転送を実現できる。
て、前述した本発明に係るデータ転送方法は、はるかに
効率が良い。ｎ個の個別のＬビットデータセグメントを
転送するために必要となるクロックサイクルの総数は、
（Ｌ１＋ｎＬ）のオーダーである。比較までに、従来技
術に係る方法は、ｎ（Ｌ１＋Ｌ＋Ｌ２）回の動作を必要
としている。従って、本発明に係る方法を用いることに
よって、より高速のデータ転送を実現できる。
【００２０】前述の本発明に係るデータ転送方法は、単
一のテストデータレジスタ１４へのデータ転送に関して
記述されているが、テスト中のデバイス１０及びその上
流及び下流に位置するデバイス１０’を含むスキャンチ
ェイン中の複数個のテストデータレジスタへのデータ転
送についても容易に適用できる。スキャンチェイン中に
おける複数個のテストデータレジスタ１４に効率良くデ
ータを転送するために、各レジスタへ転送しようとする
ｎＬビットセグメントを、その下流に位置するレジスタ
へ転送しようとするデータブロックの後に連結すること
が必要となる。加えて、各テストデータレジスタ１４に
係るカウンタ２８には、その上流に位置するテストデー
タレジスタ内のスキャンセルの数に基づいて適切な値が
ロードされなければならない。
一のテストデータレジスタ１４へのデータ転送に関して
記述されているが、テスト中のデバイス１０及びその上
流及び下流に位置するデバイス１０’を含むスキャンチ
ェイン中の複数個のテストデータレジスタへのデータ転
送についても容易に適用できる。スキャンチェイン中に
おける複数個のテストデータレジスタ１４に効率良くデ
ータを転送するために、各レジスタへ転送しようとする
ｎＬビットセグメントを、その下流に位置するレジスタ
へ転送しようとするデータブロックの後に連結すること
が必要となる。加えて、各テストデータレジスタ１４に
係るカウンタ２８には、その上流に位置するテストデー
タレジスタ内のスキャンセルの数に基づいて適切な値が
ロードされなければならない。
【００２１】本発明の第二の実施例においては、テスト
中のデバイス１０を転送先または転送元とする効率の良
いデータ転送を、図３に示されたダウンカウンタ２８を
組み込むことなく、図１のデバイスをそのまま使用して
実現する。この実施例においては、（Ｌ１＋ｎＬ）とい
う形態のビットストリームのアンパッキングを、テスト
データレジスタ１４からの情報が回路１２（既に記述さ
れているように、メモリであると仮定されている）に入
力される場合の様式を制御することによって実現する。
回路１２がメモリである場合には、このメモリには、デ
ータの読み取りまたは書き込みを行おうとするメモリロ
ケーションのアドレスをストアするアドレスカウンタ１
６が結合されている。
中のデバイス１０を転送先または転送元とする効率の良
いデータ転送を、図３に示されたダウンカウンタ２８を
組み込むことなく、図１のデバイスをそのまま使用して
実現する。この実施例においては、（Ｌ１＋ｎＬ）とい
う形態のビットストリームのアンパッキングを、テスト
データレジスタ１４からの情報が回路１２（既に記述さ
れているように、メモリであると仮定されている）に入
力される場合の様式を制御することによって実現する。
回路１２がメモリである場合には、このメモリには、デ
ータの読み取りまたは書き込みを行おうとするメモリロ
ケーションのアドレスをストアするアドレスカウンタ１
６が結合されている。
【００２２】通常、メモリ回路１２に結合されているア
ドレスカウンタ１６は、最低値のメモリアドレスから最
高値のメモリアドレスへとカウントしていき、最高値を
保持するように動作する。メモリ１２が２５６ワード
（すなわち、ストレージロケーション）からなると仮定
すると、アドレスカウンタ１６は、一度２５６番目のワ
ードをアドレシングすると、そのアドレスを保持したま
まとなる。回路１２にテストデータレジスタ１４からの
データを効率良くロードするために、本発明の第二の実
施例に従って、アドレスカウンタ１６の制御がプログラ
ム命令によって変更され、アドレスカウンタが“ラップ
アラウンド”する。すなわち、アドレスカウンタ１６
は、２５６番目のワードをアドレシングした後、自動的
にゼロに戻る。
ドレスカウンタ１６は、最低値のメモリアドレスから最
高値のメモリアドレスへとカウントしていき、最高値を
保持するように動作する。メモリ１２が２５６ワード
（すなわち、ストレージロケーション）からなると仮定
すると、アドレスカウンタ１６は、一度２５６番目のワ
ードをアドレシングすると、そのアドレスを保持したま
まとなる。回路１２にテストデータレジスタ１４からの
データを効率良くロードするために、本発明の第二の実
施例に従って、アドレスカウンタ１６の制御がプログラ
ム命令によって変更され、アドレスカウンタが“ラップ
アラウンド”する。すなわち、アドレスカウンタ１６
は、２５６番目のワードをアドレシングした後、自動的
にゼロに戻る。
【００２３】前述した第一の実施例においては、境界ス
キャンチェインに入力されるデータストリームは、ｎ個
の個別のＬビットセグメントを、Ｌ１個の充填ビットス
トリームの前に連結することによって得られた。しかし
ながら、図１のデバイスをそのまま使用する第二の実施
例においては、図３に示されているカウンタ２８を欠い
ているので、効率の良いデータ転送を実現するために、
第一の実施例とは多少異なるデータストリームフォーマ
ットが必要となる。すなわち、第二の実施例において
は、効率の良いデータ転送を実現するために、図５に示
されているようなデータストリームが必要である。この
データストリームにおいては、（Ｌ［Ｌ１／Ｌ］−Ｌ
１）個の無意味な値の充填ビットの最初のグループを有
する。このようなビットグループを有効な値を有するデ
ータストリームの前に配置する理由は、デバイス１０’
よりなる境界スキャンチェイン中のＬ１個の上流の境界
スキャンセルに予め存在しているビットと（Ｌ［Ｌ１／
Ｌ］−Ｌ１）個の充填ビットとが、併せてＬビットセグ
メント（Ｌは整数）になることを保証するためである。
（Ｌ［Ｌ１／Ｌ］−Ｌ１）個の充填ビットグループに対
して、有効なデータを有するｎ個の連続したＬビットグ
ループがその後に連結され、ｎＬ個のビットグループ中
の第一のＬ「Ｌ１／Ｌ］ビットがブロックの末端に配置
される。Ｌ［Ｌ１／Ｌ］ビットからなる第一のパケット
を、ｎＬビットブロックの末端に配置する理由は、後で
詳細に記述する。（ｎＬ＋Ｌ［Ｌ１／Ｌ］−Ｌ１）ビッ
トのブロックの後部にはＬ１個の充填ビットのパケット
がアペンドされ、（Ｌ１＋ｎＬ＋Ｌ［Ｌ１／Ｌ］−Ｌ
１）ビットのブロックが形成される。
キャンチェインに入力されるデータストリームは、ｎ個
の個別のＬビットセグメントを、Ｌ１個の充填ビットス
トリームの前に連結することによって得られた。しかし
ながら、図１のデバイスをそのまま使用する第二の実施
例においては、図３に示されているカウンタ２８を欠い
ているので、効率の良いデータ転送を実現するために、
第一の実施例とは多少異なるデータストリームフォーマ
ットが必要となる。すなわち、第二の実施例において
は、効率の良いデータ転送を実現するために、図５に示
されているようなデータストリームが必要である。この
データストリームにおいては、（Ｌ［Ｌ１／Ｌ］−Ｌ
１）個の無意味な値の充填ビットの最初のグループを有
する。このようなビットグループを有効な値を有するデ
ータストリームの前に配置する理由は、デバイス１０’
よりなる境界スキャンチェイン中のＬ１個の上流の境界
スキャンセルに予め存在しているビットと（Ｌ［Ｌ１／
Ｌ］−Ｌ１）個の充填ビットとが、併せてＬビットセグ
メント（Ｌは整数）になることを保証するためである。
（Ｌ［Ｌ１／Ｌ］−Ｌ１）個の充填ビットグループに対
して、有効なデータを有するｎ個の連続したＬビットグ
ループがその後に連結され、ｎＬ個のビットグループ中
の第一のＬ「Ｌ１／Ｌ］ビットがブロックの末端に配置
される。Ｌ［Ｌ１／Ｌ］ビットからなる第一のパケット
を、ｎＬビットブロックの末端に配置する理由は、後で
詳細に記述する。（ｎＬ＋Ｌ［Ｌ１／Ｌ］−Ｌ１）ビッ
トのブロックの後部にはＬ１個の充填ビットのパケット
がアペンドされ、（Ｌ１＋ｎＬ＋Ｌ［Ｌ１／Ｌ］−Ｌ
１）ビットのブロックが形成される。
【００２４】（Ｌ１＋ｎＬ＋Ｌ［Ｌ１／Ｌ］−Ｌ１）ビ
ットのビットストリームをロードするために、図１のＴ
ＡＰコントローラ１８はシフト状態に入って図２に示さ
れている動作を開始する。図２のシフト動作２２が連続
して実行されると、ブロック（Ｌ１＋ｎＬ＋Ｌ［Ｌ１／
Ｌ］−Ｌ１）中のビットがテスト中のデバイス１０によ
ってアンパックされる。このブロック中の最初のＬ［Ｌ
１／Ｌ］ビットよりなるパケットは無意味な値であるた
め、メモリ回路１２内の最初のＬ［Ｌ１／Ｌ］個のスト
レージロケーションは充填ビットで充填される。有効な
データを有する次の（ｎ−［Ｌ１／Ｌ］）セグメント
は、図１に示されているアドレスカウンタ１６内のアド
レス情報に従ってメモリ回路１２内の対応するロケーシ
ョンに適切にストアされる。（ｎ−［Ｌ１／Ｌ］）セグ
メントの内の最後のセグメントがストアされた後、アド
レスカウンタ１６の値はラップアラウンドされて最低ア
ドレス値（ゼロ）に戻り、メモリ回路１２内の第一の
［Ｌ１／Ｌ］セグメントが有効な値で重ね書きされる。
ｎ個のＬビットセグメントよりなるデータブロックの末
端部分に第一の［Ｌ１／Ｌ］セグメントよりなるパケッ
トを配置する理由は、図１に示されているように、テス
ト中のデバイス１０の上流のデバイス１０’中にＬ１個
のスキャンセルが存在するためである。
ットのビットストリームをロードするために、図１のＴ
ＡＰコントローラ１８はシフト状態に入って図２に示さ
れている動作を開始する。図２のシフト動作２２が連続
して実行されると、ブロック（Ｌ１＋ｎＬ＋Ｌ［Ｌ１／
Ｌ］−Ｌ１）中のビットがテスト中のデバイス１０によ
ってアンパックされる。このブロック中の最初のＬ［Ｌ
１／Ｌ］ビットよりなるパケットは無意味な値であるた
め、メモリ回路１２内の最初のＬ［Ｌ１／Ｌ］個のスト
レージロケーションは充填ビットで充填される。有効な
データを有する次の（ｎ−［Ｌ１／Ｌ］）セグメント
は、図１に示されているアドレスカウンタ１６内のアド
レス情報に従ってメモリ回路１２内の対応するロケーシ
ョンに適切にストアされる。（ｎ−［Ｌ１／Ｌ］）セグ
メントの内の最後のセグメントがストアされた後、アド
レスカウンタ１６の値はラップアラウンドされて最低ア
ドレス値（ゼロ）に戻り、メモリ回路１２内の第一の
［Ｌ１／Ｌ］セグメントが有効な値で重ね書きされる。
ｎ個のＬビットセグメントよりなるデータブロックの末
端部分に第一の［Ｌ１／Ｌ］セグメントよりなるパケッ
トを配置する理由は、図１に示されているように、テス
ト中のデバイス１０の上流のデバイス１０’中にＬ１個
のスキャンセルが存在するためである。
【００２５】ｎ個の個別のＬビットセグメントデータを
転送するために必要なクロックサイクルの総数は、本発
明に係る上述の方法を用いると（Ｌ［Ｌ１／Ｌ］＋ｎ
Ｌ）のオーダーとなる。従来技術に係るｎ（Ｌ１＋Ｌ＋
Ｌ２）クロックサイクルが必要な転送方法に比較すると
本発明に係る方法ははるかに効率が良い。
転送するために必要なクロックサイクルの総数は、本発
明に係る上述の方法を用いると（Ｌ［Ｌ１／Ｌ］＋ｎ
Ｌ）のオーダーとなる。従来技術に係るｎ（Ｌ１＋Ｌ＋
Ｌ２）クロックサイクルが必要な転送方法に比較すると
本発明に係る方法ははるかに効率が良い。
【００２６】なお、以上の説明は、本発明の二つの実施
例に関するもので，この技術分野の当業者であれば、本
発明の種々の変形例が考え得るが、それらはいずれも本
発明の技術的範囲に包含される。また、特許請求の範囲
に記載された参照番号は、発明の容易なる理解のためで
あり、その範囲を制限するよう解釈されるべきではな
い。
例に関するもので，この技術分野の当業者であれば、本
発明の種々の変形例が考え得るが、それらはいずれも本
発明の技術的範囲に包含される。また、特許請求の範囲
に記載された参照番号は、発明の容易なる理解のためで
あり、その範囲を制限するよう解釈されるべきではな
い。
【００２７】
【発明の効果】以上述べたごとく、本発明によれば、ス
キャンチェイン中の少なくとも一つの他のデバイスのレ
ジスタに直列に接続されたテスト中のデバイス内のＬビ
ットデータレジスタを転送先または転送元として、デー
タを効率良く転送可能な、優れたデータ転送方法を提供
することができる。
キャンチェイン中の少なくとも一つの他のデバイスのレ
ジスタに直列に接続されたテスト中のデバイス内のＬビ
ットデータレジスタを転送先または転送元として、デー
タを効率良く転送可能な、優れたデータ転送方法を提供
することができる。
【図１】従来技術に従ってスキャンチェイン状に接続さ
れたテスト中のデバイスを示す模式的なブロック図。
れたテスト中のデバイスを示す模式的なブロック図。
【図２】図１に示されたデバイスを転送先または転送元
としてデータをシフトする、従来技術に係るプロセスを
示す流れ図。
としてデータをシフトする、従来技術に係るプロセスを
示す流れ図。
【図３】本発明に従って改良され、スキャンチェイン状
に接続されたテスト中のデバイスを示す模式的なブロッ
ク図。
に接続されたテスト中のデバイスを示す模式的なブロッ
ク図。
【図４】図３に示されたテスト中のデバイスへの転送用
に生成されたデータストリームを示すブロック図。
に生成されたデータストリームを示すブロック図。
【図５】図１に示されたテスト中のデバイスへの転送用
として、本発明に従って生成された別のデータストリー
ムを示すブロック図。
として、本発明に従って生成された別のデータストリー
ムを示すブロック図。
１０ テスト中のデバイス １０’ 他のデバイス １２ メモリ（回路） １４ データレジスタ １６ アドレスカウンタ １８ ＴＡＰコントローラ ２８ ダウンカウンタ
Claims (4)
- 【請求項１】 スキャンチェイン中の少なくとも一つの
他のデバイス（１０’）のレジスタに直列に接続された
テスト中のデバイス（１０）内のＬビット（Ｌは整数）
データレジスタ（１４）を転送先または転送元として、
データを効率良く転送する方法において、 前記チェイン中におけるテスト中の前記デバイス内の前
記Ｌビットレジスタの上流に位置する部分に存在する前
記他のデバイスにおける前記直列に接続されたレジスタ
の累積数がＬ１である場合に、テスト中の前記デバイス
内の前記Ｌビットレジスタへ連続して個別に転送しよう
とするｎ個（ｎは整数）の個別のＬビットデータセグメ
ントを、無意味な（don't care）値を有するＬ１個の充
填ビットからなるパケットの前部に連結し、（Ｌ１＋ｎ
Ｌ）ビットからなるデータストリームを得る連結段階
と； 前記（Ｌ１＋ｎＬ）ビットのデータストリーム中の最初
のＬ１ビットを、前記チェイン中におけるテスト中の前
記デバイス内の前記Ｌビットレジスタの上流に位置する
部分に存在する前記デバイス内の前記Ｌ１個のレジスタ
を通じて連続的にシフトし、この上流のＬ１個のレジス
タ内にストアされていた全てのデータを追い出す（flus
h）第一のシフト段階と； 前記（Ｌ１＋ｎＬ）ビットのデータストリーム中に残存
しているビットを、デバイスからなる前記チェインを通
じてシフトし、このシフト動作を、前記チェイン中にお
けるテスト中の前記デバイス内の前記レジスタの上流に
位置する部分に存在する前記デバイス内の前記Ｌ１個の
レジスタの各々に、前記データストリーム中の前記Ｌ１
個の充填ビットの各々がストアされるまで実行し、テス
ト中の前記デバイス内の前記Ｌビットレジスタにｎ個の
有効なＬビットデータセグメントを連続的にロードする
第二のシフト段階； を有することを特徴とするデータ転送方法。 - 【請求項２】 前記第一のシフト段階が、前記デバイス
の前記チェインに前記（Ｌ１＋ｎＬ）ビットのデータス
トリーム中の前記最初のＬ１ビットをシフトする前に、
ダウンカウンタ（２８）に値Ｌ１をロードする段階と；
前記連続した第一のシフト動作がなされる度毎に前記カ
ウンタをデクリメントする段階；を有することを特徴と
する請求項１に記載のデータ転送方法。 - 【請求項３】 データが、スキャンチェイン中の直列に
接続された複数個のテスト中のデバイスの各々における
Ｌビットデータレジスタにロードされることを特徴とす
る請求項１に記載のデータ転送方法。 - 【請求項４】 スキャンチェイン中の少なくとも一つの
他のデバイス（１０’）のレジスタに直列に接続された
テスト中のデバイス（１０）内のＬビット（Ｌは整数）
データレジスタ（１４）を転送先または転送元として、
データを効率良く転送する方法において、 前記チェイン中におけるテスト中の前記デバイス内の前
記Ｌビットレジスタの上流に位置する部分に存在する前
記他のデバイスにおける前記直列に接続されたレジスタ
の累積数がＬ１である場合に、（Ｌ［Ｌ１／Ｌ］−Ｌ
１）個の充填ビットからなるストリーム（ただし、［
］は、［ ］内の数以上の最小の整数を表す）を、テ
スト中の前記デバイス内の前記Ｌビットレジスタへ連続
して個別に転送しようとするｎ個（ｎは整数）の個別の
Ｌビットデータセグメントからなるパケットの前に連結
し、且つ、テスト中の前記デバイスの前記Ｌビットデー
タレジスタに最初に転送しようとするｎＬビットデータ
セグメントの前記パケット中の［Ｌ１／Ｌ］ビットデー
タセグメントからなる第一のパケットを、ｎＬビットデ
ータセグメントからなる前記パケットの末端に配置して
（Ｌ［Ｌ１／Ｌ］−Ｌ１＋ｎＬ）ビットのストリームを
得る第一の連結段階と； 無意味な値を有するＬ１個の充填ビットからなるパケッ
トを、前記（Ｌ［Ｌ１／Ｌ］−Ｌ１＋ｎＬ）ビットのス
トリームに連結し、（Ｌ［Ｌ１／Ｌ］−Ｌ１＋ｎＬ＋Ｌ
１）ビットからなるデータストリームを得る第二の連結
段階と； テスト中の前記デバイスに、前記Ｌビットレジスタのア
ドレスを連続的にインクリメントさせることによって、
前記（Ｌ［Ｌ１／Ｌ］−Ｌ１＋ｎＬ＋Ｌ１）ビットのス
トリーム中における前記（Ｌ［Ｌ１／Ｌ］−Ｌ１）ビッ
トを、前記チェイン中におけるテスト中の前記デバイス
内の前記Ｌビットレジスタの上流に位置する部分に存在
する前記デバイス内の前記Ｌ１個のレジスタを通じて連
続的にシフトし、このことによって、前記上流のＬ１個
のレジスタにストアされていた全てのデータを追い出す
と共に、テスト中の前記デバイス内の前記Ｌビットレジ
スタ中の最初のＬ［Ｌ１／Ｌ］個の前記セルに無効なデ
ータをロードする第一のシフト段階と； テスト中の前記デバイスに、前記Ｌビットレジスタを、
最高値のアドレスに到達した場合にゼロのアドレスに戻
すという形で連続的にアドレシングさせることによっ
て、前記（Ｌ１＋ｎＬ）ビットのストリーム中に残存し
ているビットを、デバイスからなる前記チェインを通じ
てシフトし、このシフト動作を、前記チェイン中におけ
るテスト中の前記デバイス内の前記Ｌビットレジスタの
上流に位置する部分に存在する前記デバイス内の前記Ｌ
１個のレジスタの各々に、前記ストリーム中の前記Ｌ１
個の充填ビットの各々がストアされるまで実行し、テス
ト中の前記デバイス内の前記Ｌビットレジスタにｎ個の
有効なＬビットデータセグメントを連続的にロードする
第二のシフト段階； を有することを特徴とするデータ転送方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US594516 | 1990-10-09 | ||
| US07/594,516 US5155732A (en) | 1990-10-09 | 1990-10-09 | Method and apparatus for data transfer to and from devices through a boundary-scan test access port |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04263335A JPH04263335A (ja) | 1992-09-18 |
| JPH0731614B2 true JPH0731614B2 (ja) | 1995-04-10 |
Family
ID=24379213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3285417A Expired - Fee Related JPH0731614B2 (ja) | 1990-10-09 | 1991-10-07 | データ転送方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5155732A (ja) |
| EP (1) | EP0480619B1 (ja) |
| JP (1) | JPH0731614B2 (ja) |
| KR (1) | KR920009113A (ja) |
| DE (1) | DE69120765T2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5254942A (en) * | 1991-04-25 | 1993-10-19 | Daniel D'Souza | Single chip IC tester architecture |
| JP2973641B2 (ja) * | 1991-10-02 | 1999-11-08 | 日本電気株式会社 | Ｔａｐコントローラ |
| US5377198A (en) * | 1991-11-27 | 1994-12-27 | Ncr Corporation (Nka At&T Global Information Solutions Company | JTAG instruction error detection |
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| TW253097B (ja) * | 1992-03-02 | 1995-08-01 | At & T Corp | |
| DE4232271C1 (de) * | 1992-09-25 | 1994-02-17 | Siemens Ag | Elektronischer Baustein mit einer Schieberegisterprüfarchitektur (Boundary-Scan) |
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| CN102165328A (zh) * | 2008-09-26 | 2011-08-24 | Nxp股份有限公司 | 用于测试部分地组装的多管芯器件的方法、集成电路管芯和多管芯器件 |
| TWI640996B (zh) * | 2017-12-21 | 2018-11-11 | 新唐科技股份有限公司 | 記憶體電路及其測試方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864844A (ja) * | 1981-10-15 | 1983-04-18 | Victor Co Of Japan Ltd | 同期検出方式 |
| US4534028A (en) * | 1983-12-01 | 1985-08-06 | Siemens Corporate Research & Support, Inc. | Random testing using scan path technique |
| US4872169A (en) * | 1987-03-06 | 1989-10-03 | Texas Instruments Incorporated | Hierarchical scan selection |
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1990
- 1990-10-09 US US07/594,516 patent/US5155732A/en not_active Expired - Lifetime
-
1991
- 1991-10-02 EP EP91309018A patent/EP0480619B1/en not_active Expired - Lifetime
- 1991-10-02 DE DE69120765T patent/DE69120765T2/de not_active Expired - Fee Related
- 1991-10-07 JP JP3285417A patent/JPH0731614B2/ja not_active Expired - Fee Related
- 1991-10-08 KR KR1019910017570A patent/KR920009113A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920009113A (ko) | 1992-05-28 |
| EP0480619A3 (ja) | 1994-02-23 |
| US5155732A (en) | 1992-10-13 |
| EP0480619A2 (en) | 1992-04-15 |
| EP0480619B1 (en) | 1996-07-10 |
| JPH04263335A (ja) | 1992-09-18 |
| DE69120765D1 (de) | 1996-08-14 |
| DE69120765T2 (de) | 1996-11-28 |
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Legal Events
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