JPH0628204A - レジスタ保護回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は中央処理装置内に設けられてデータ
の保持を行うレジスタのデータ保護を目的としたレジス
タ保護回路に関し、可変長サイクルの場合であってもレ
ジスタ保護が可能なレジスタ保護回路を提供することを
目的としている。 【構成】 複数個のレジスタより構成されるレジスタ本
体２０と、データを受けて一時的に保持するテンポラリ
レジスタ２１と、該テンポラリレジスタ２１の出力とレ
ジスタ本体２０の各レジスタの出力とを受けていずれか
一方をセレクトする第１のセレクタ２２と、前記テンポ
ラリレジスタ２１の出力及びデータ入力を受けていずれ
か一方をセレクトする第２のセレクタ２３と、第１及び
第２のセレクタ２２，２３のセレクト信号及びレジスタ
本体２０の各レジスタの書き込み制御信号を与える書き
込み制御部とで構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央処理装置内に設け
られてデータの保持を行うレジスタのデータ保護を目的
としたレジスタ保護回路に関する。

【０００２】

【従来の技術】電子計算機又は電子交換機等の中央処理
装置には、外部からのデータを保持するレジスタが設け
られており、例えばメモリからの内容をレジスタに格納
する機能が設けられている。

【０００３】図６は従来システムの構成例を示すブロッ
ク図である。１はデータを格納しているメモリ、１０は
中央処理装置（ＣＣ）である。中央処理装置１０は、レ
ジスタ２，セレクタ３，４及び書込み制御部５より構成
されている。

【０００４】メモリ１から読出されたデータは、データ
バス７を介して中央処理装置１０に入る。中央処理装置
１０内では、メモリ１からのデータと内部バス６からの
データとがセレクタ３によりセレクトされる。ここで
は、メモリ１から読出されたデータがセレクタ３を介し
てレジスタ２に与えられる。書込み制御部５は、書込む
べきレジスタ（デスチネーションレジスタ）を指定し
て、そのレジスタのみに書込み信号を与える。この結
果、当該レジスタにメモリ１からのデータが書込まれ
る。

【０００５】図では、レジスタ２としては、Ｒ１〜Ｒ４
までの４個のレジスタを示しているが、これは一例であ
る。このようにして、レジスタ２にデータが格納された
後、必要に応じてセレクタ４から特定のレジスタの内容
が読出され、外部に出力されることになる。

【０００６】

【発明が解決しようとする課題】このように、メモリ１
から読出されたデータは、直接レジスタ２に書込まれる
のであるが、若しこのメモリアクセス時にエラー（例え
ばリードデータのパリティエラー）が発生した場合、こ
のままではエラーデータがレジスタ２に書込まれてしま
う。

【０００７】しかしながら、エラー時には再試行を行う
必要から、レジスタ２の内容を保護する必要がある。図
７の（ａ）に示すような固定長サイクル（メモリアクセ
スにかかる時間が一定であり、中央処理装置１０はその
一定時間後にデータが来ているものとして処理を行う）
の場合には、メモリから読出されたデータが来る時刻が
分かっているため、その時のエラー情報を見ることによ
り、レジスタ２へのエラーデータの書込みをしないよう
にすれば、レジスタ保護を実現することができる。

【０００８】図７の（ａ）は固定長サイクルのデータ書
込みのタイムチャートである。先ず、（ａ）に示すよう
にデータ書込みのためのリクエスト要求が発生すると、
それに応じて（ｂ）に示すようにメモリアクセスのため
のアドレスが発生する。このアドレスで指定された番地
に格納されているデータが（ｃ）に示すように読出さ
れ、（ｄ）に示すタイミングでレジスタ２に書込まれ
る。固定長サイクルの場合には（ｃ）に示すデータが読
出される時刻が予め分かっているので、中央処理装置１
０はその時に、データにメモリエラーがあるかどうかを
エラー情報によりチェックすることができ、メモリエラ
ーがないと判定してからレジスタ２にデータを書込むこ
とができる。従って、エラーデータを書込むおそれはな
く、レジスタ保護ができる。

【０００９】これに対して、可変長サイクル（メモリア
クセスにかかる時間が一定ではなく、メモリからデータ
が確定したかどうかを示すアクノリッジ信号を受け取る
ことによりデータが来たことを知り処理を行う）の場合
には問題がある。

【００１０】図（ｂ）は可変長サイクルの場合のデータ
書込みのタイムチャートである。（ａ）に示すようにデ
ータ書込み要求が発生すると、（ｂ）に示すようにメモ
リアクセスのためのアドレスが発生する。このアドレス
で指定された番地に格納されているデータが（ｃ）に示
すように読出される。

【００１１】この方式では、いつデータが読出されてく
るか分からないため、（ｅ）に示すように絶えずレジス
タへの書込みを行う（図の△印）。そして、（ｄ）に示
すアクノリッジ信号が来た時のデータが有効であるとし
ている。この場合において、若しメモリエラーがあった
場合に、固定長サイクルの時のようにデータの書込みを
禁止しても、既にアクノリッジを待っている期間にレジ
スタが破壊されているため、レジスタ保護を実現するこ
とができなかった。

【００１２】本発明はこのような課題に鑑みてなされた
ものであって、可変長サイクルの場合であってもレジス
タ保護が可能なレジスタ保護回路を提供することを目的
としている。

【００１３】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図６と同一のものは、同一の符号を付し
て示す。図において、２０は複数個のレジスタ（図に示
す例ではＲ１〜Ｒ４までの４個であるがこれに限るもの
ではない）より構成されるレジスタ本体、２１はデータ
を受けて一時的に保持するテンポラリレジスタ、２２は
該テンポラリレジスタ２１の出力とレジスタ本体２０の
各レジスタの出力とを受けていずれか一方をセレクトす
る第１のセレクタ、２３は前記テンポラリレジスタ２１
の出力及びデータ入力を受けていずれか一方をセレクト
する第２のセレクタ、２４は第１及び第２のセレクタ２
２，２３のセレクト信号及びレジスタ本体２０の各レジ
スタの書き込み制御信号を与える書き込み制御部であ
る。

【００１４】７はメモリ（図示せず）からのデータが読
出されてくるデータバス、６は内部からのデータが乗る
内部バス、３はデータバス７及び内部バス６のうちのい
ずれか一方をセレクトとするセレクタ、４は第１のセレ
クタ２２の各出力を受けてそのうちの１個をセレクトし
て出力するセレクタである。

【００１５】

【作用】メモリから読出されたデータは先ずテンポラリ
レジスタ２１に一時的に格納される。そして、アクノリ
ッジ信号が返ってきて、かつエラーなくデータを受けた
時にのみ、このテンポラリレジスタ２１の内容をレジス
タ本体２０に書き戻してやる。つまり、テンポラリレジ
スタ２１の出力は入力段にフィードバックされる。フィ
ードバックされたテンポラリレジスタ２１の出力は、書
込み制御部２４でセレクトされたセレクタ２３を通っ
て、目的のレジスタ（デスチネーションレジスタ。図で
はＲ１〜Ｒ４までのいずれか１個）に書込まれる。

【００１６】このテンポラリレジスタ２１の出力の書き
戻し動作中には、まだデスチネーションレジスタの内容
は前の内容のままであるため、このままこのレジスタの
内容を用いて処理を進めることはできない。しかし、そ
のために待っていては処理能力の低下を招いてしまう。
そこで、テンポラリレジスタ２１の内容を一時的に該デ
スチネーションレジスタの内容であるかのように見せる
ためのセレクタ２２を設け、以後の処理は第１のセレク
タ２２から出力されるテンポラリレジスタ２１の内容を
デスチネーションレジスタの内容と見なして続行する。

【００１７】そして、デスチネーションレジスタへのデ
ータの書き戻しが終了したら、前記テンポラリレジスタ
２１の内容を外部に出力することを止め、本来のデスチ
ネーションレジスタの出力をセレクタ２２を通して外部
に出力するようにする。

【００１８】図２は本発明の動作を示すタイムチャート
である。（ａ）に示すようにデータ書込み要求が起きる
と、次に（ｂ）に示すようにメモリ用のアドレスデータ
が発生する。この間に、テンポラリレジスタ２１の内容
は（ｅ）に示すように次々に書き変わっている。

【００１９】次に、（ｂ）に示すアドレスデータに対応
した番地のデータが（ｃ）に示すように読出されると、
このデータの読出しに同期して（ｄ）に示すようにアク
ノリッジが返る。このアクノリッジが返った時点でのメ
モリエラーの有無を書込み制御部２４が確認し、エラー
がないと確認したら、（ｆ）に示すようにテンポラリレ
ジスタ２１の内容のデスチネーションレジスタへの書き
戻しを行う。このようにして、本発明によれば可変長サ
イクルの場合であってもレジスタ保護が可能なレジスタ
保護回路を提供することができる。

【００２０】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００２１】図３，図４は本発明の一実施例を示す回路
図であり、図３は書込み制御部２４の回路例を、図４は
レジスタ本体２０の回路例を示している。この実施例の
動作を図５に示すタイムチャートを参照しながら説明す
る。図５において、（ａ）はクロックＣＫ１を、（ｂ）
はこのクロックと位相が１８０゜異なるクロックＣＫ２
である。

【００２２】メモリからレジスタ本体２０へのデータ書
込み要求があると、（ｃ）に示すメモリデータライト信
号ＭＤＷＴ及び（ｅ）に示すそのレジスタ番号ＲＧＮＯ
が送られてくる。ＭＤＷＴ信号が“１”になると、この
“１”レベルはオアゲート３０を介してＤタイプフリッ
プフロップ（ＦＦ）３１のＤ入力に入る。この“１”レ
ベルがクロックＣＫ２の立ち上がりでラッチされ、その
Ｑ出力であるテンポラリレジスタライト信号ＴＥＭＰＷ
が（ｆ）に示すように“１”になる。

【００２３】このＴＥＭＰＷ信号は、（ｄ）に示すアク
ノリッジ信号ＡＣＫが来るまで保持され、その間にクロ
ックＣＫ１の立ち上がりでテンポラリレジスタ２１にバ
スからのデータ書込みが行われる。図４において、オア
ゲート５０の一方の入力にはＴＥＭＰＷ信号の反転信号
“０”が入っており、オアゲート５０は開いている。こ
の時、（ａ）に示すクロックＣＫ１が“１”になると、
Ｄタイプフリップフロップで構成されるテンポラリレジ
スタ２１にバスＢＵＳからのデータが書込まれる。

【００２４】ここで、（ｄ）に示すようにアクノリッジ
信号ＡＣＫが“１”になると、図３に示すようにＤタイ
プフリップフロップ３２にクロックＣＫ１の立ち上がり
でラッチされる。従って、ＦＦ３２のＱ出力は“１”に
なり、その反転信号“０”がアンドゲート３３の一方の
入力に入る。従って、該アンドゲート３３の出力は
“０”になる。この“０”出力は前記オアゲート３０の
一方の入力に入るが、他方の入力も“０”であるので、
該オアゲート３０の出力は“０”となる。この“０”が
クロックＣＫ２によりＦＦ３１にラッチされるので、テ
ンポラリレジスタライト信号ＴＥＭＰＷは（ｆ）に示す
ように“０”になる。

【００２５】ＴＥＭＰＷ信号が“０”になると、図４に
おいて、オアゲート５０は閉じてクロックＣＫ１を出力
しなくなり、テンポラリレジスタ２１のＱ出力は保持さ
れる。つまり、最後にライトしたデータが（ｌ）に示す
ように残ることになる。

【００２６】この時、図３においてエラー信号ＥＲＲＯ
Ｒが来ていなければフリップフロップ３４のＱ出力は
“０”のままである。この結果、このＱ出力を受けるア
ンドゲート３５にはＱの反転信号とＴＥＭＰＷの“１”
信号及びＦＦ３２のＱ出力の“１”が入っているので、
その出力は“１”になる。このアンドゲート３５の出力
が（ｆ）に示すテンポラリすりかえ信号ＴＥＭＰＳＬで
ある。

【００２７】このＴＥＭＰＳＬ信号の“１”は”フリッ
プフロップ３６に入り、この“１”がクロックＣＫ２に
よりラッチされ、該ＦＦ３６の出力である書き戻し信号
ＷＲＴＢＫは（ｈ）に示すように“１”になる。

【００２８】一方、（ｅ）に示すレジスタ番号ＲＧＮＯ
＝０の場合、ＭＤＷＴが（ｃ）に示すように“１”の時
に、クロックＣＫ２によりこのレジスタ番号ＲＧＮＯ＝
０がフリップフロップ３７にラッチされる。このラッチ
されたレジスタ番号ＲＧＮＯは、更にクロックＣＫ１に
よりフリップフロップ３８にラッチされデコーダ３９に
入る。デコーダ３９は、ＴＥＭＰＳＬ信号の“１”によ
りイネーブルになり、レジスタ０テンポラリ置き換え信
号ＴＭＰ０が“１”になる。

【００２９】このレジスタ０テンポラリ置き換え信号Ｔ
ＭＰ０が図４のアンドゲート５２に反転されて入る。従
って、このアンドゲート５２は閉じる。しかしながら、
アンドゲート５３が開くので、テンポラリレジスタ２１
の内容がレジスタ０の内容としてオアゲート５４から
（ｎ）に示すようにＲＥＧ０として出力される。つま
り、このテンポラリレジスタの内容の書き戻し中には、
一時的にテンポラリレジスタ２１の内容を（ｌ）に示す
ようにレジスタ０の内容と見せる処理が行われることに
なる。テンポラリレジスタ２１の出力は、クロックＣＫ
２によりフリップフロップ５１にラッチされ、レジスタ
Ｒ１〜Ｒ４の入力部に書き戻される。

【００３０】また、フリップフロップ３６の出力である
ＷＲＴＢＫ信号が（ｈ）に示すように“１”に立ち上が
ると、デコーダ４１がイネーブルになる。一方、レジス
タ番号ＲＧＮＯはフリップフロップ３８からフリップフ
ロップ４０にラッチされ、前記デコーダ４１に入る。そ
して、該デコーダ４１からは０出力が“０”アクチブと
して出力されオアゲート４２に入る。オアゲート４２に
はレジスタ書き込み信号ＲＧＯＷが“０”で入ってお
り、この信号はアンドゲート４３にも入っている。

【００３１】そして、オアゲート４２からは（ｊ）に示
すレジスタ０ライト信号ＲＧＷ０が出力され、アンドゲ
ート４３からは（ｋ）に示すレジスタ０入力選択信号Ｗ
ＢＲ０が出力される。これらＲＧＷ０信号及びＷＢＲ０
はレジスタＲ１に入る。

【００３２】レジスタＲ１においては、ＲＧＷ０の反転
信号によりオアゲート５５が開き、クロックＣＫ１がレ
ジスタ０のフリップフロップにクロックパルスとして入
る。また、ＷＢＲ０信号が“１”の時に、アンドゲート
５６が開き、フリップフロップ５１からの書き戻しデー
タが入り、オアゲート５８を経てレジスタ０のＤ入力に
入る。この結果、（ｍ）に示すようにレジスタ０にテン
ポラリレジスタ２１の内容が書き込まれることになる。

【００３３】レジスタ０に書き戻しが行われると、アン
ドゲート５３を介してテンポラリレジスタ２１の内容を
見せるのは必要でなくなる。この場合には、ＴＭＰ０が
（ｉ）に示すように“０”に立ち下がり、アンドゲート
５３を閉じ、アンドゲート５２を開く。この結果、今度
はレジスタ０の内容が出力されることになる。

【００３４】この書き戻しと同時に、次処理によるレジ
スタ０のライト（メモリデータ以外のライト）が発生し
た場合には、つまりＲＧ０Ｗ信号が“１”の時には、Ｗ
ＢＲ０が“１”とならないため、レジスタ０へのテンポ
ラリレジスタ２１の入力はアンドゲート５６で禁止され
る。そして、データバスＢＵＳからのデータがアンドゲ
ート５７を介してレジスタ０に入り書き込まれることに
なる。このようにして、処理が前後することによる矛盾
を回避している。

【００３５】また、書き戻し動作中に他のレジスタへの
書き込み要求が発生した場合には、ＷＢＲ信号を“０”
にして、レジスタ本体２０への書き戻しを行わないよう
にしておくこともできる。

【００３６】

【発明の効果】以上、詳細に説明したように、本発明に
よればメモリの内容をテンポラリレジスタに一時的に保
持しておき、データの正常性が確認された後に、レジス
タに書き込むようにすると共に、この書き戻しの間はテ
ンポラリレジスタの内容を外部に見せるようにしている
ので、可変長サイクルの場合であってもレジスタ保護が
可能なレジスタ保護回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の動作を示すタイムチャートである。

【図３】本発明の一実施例を示す回路図である。

【図４】本発明の一実施例を示す回路図である。

【図５】各部の動作を示すタイムチャートである。

【図６】従来システムの構成例を示すブロック図であ
る。

【図７】データ書込みのようすを示すタイムチャートで
ある。

【符号の説明】

３ セレクタ ４ セレクタ ６ 内部バス ７ データバス １０ 中央処理装置 ２１ テンポラリレジスタ ２２ セレクタ ２３ セレクタ ２４ 書込み制御部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長堀 和雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 中野 連利 神奈川県横浜市港北区新横浜三丁目９番18 号 富士通コミュニケーション・システム ズ株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数個のレジスタより構成されるレジス
   タ本体（２０）と、 データを受けて一時的に保持するテンポラリレジスタ
   （２１）と、 該テンポラリレジスタ（２１）の出力とレジスタ本体
   （２０）の各レジスタの出力とを受けていずれか一方を
   セレクトする第１のセレクタ（２２）と、 前記テンポラリレジスタ（２１）の出力及びデータ入力
   を受けていずれか一方をセレクトする第２のセレクタ
   （２３）と、 第１及び第２のセレクタ（２２），（２３）のセレクト
   信号及びレジスタ本体（２０）の各レジスタの書き込み
   制御信号を与える書き込み制御部（２４）とで構成され
   たレジスタ保護回路。
2. 【請求項２】 入力データを先ずテンポラリレジスタ
   （２１）に格納しておき、そのデータの正常性が確認さ
   れた時点で、該テンポラリレジスタ（２１）の内容をレ
   ジスタ本体（２０）に書き戻すようにしたことを特徴と
   する請求項１記載のレジスタ保護回路。
3. 【請求項３】 前記書き戻し中には、テンポラリレジス
   タ（２１）の内容をレジスタ本体（２０）の内容として
   第１のセレクタ（２２）を介して外部に出力するように
   したことを特徴とする請求項２記載のレジスタ保護回
   路。
4. 【請求項４】 書き戻し中に他のレジスタへの書き込み
   があった場合には、書き戻しを行わないようにしたこと
   を特徴とする請求項２記載のレジスタ保護回路。