JPH03244059A

JPH03244059A - Ｄｍａコントローラ

Info

Publication number: JPH03244059A
Application number: JP2039709A
Authority: JP
Inventors: Takeji Tokumaru; 武治得丸
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1990-02-22
Filing date: 1990-02-22
Publication date: 1991-10-30
Anticipated expiration: 2012-05-07
Also published as: US5313607A; KR930008047B1; JP2606942B2; KR920000034A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、ミスアライメント状態にあるメモリ間にお
けるデータ転送をサポートするＤＭＡ（ダイレクト・メ
モリ・アクセス）コントローラに関する。

（従来の技術）近年コンピュータ技術の発展にともなって、マイクロプ
ロセッサの性能向上が著しく、取り扱うデータ幅も増加
する傾向にある。

このように、取り扱うデータの長ビツト化にともなって
、例えば取り扱うデータ幅が３２ビットの場合には、通
常３２ビット幅のデータをバイト（８ビツト）単位でも
アクセスできるようにしている。

このようなデータのアクセスを可能とするためには、例
えば３２ビツト幅のデータを３２ビツトのアドレスによ
って指定する場合に、第３図に示すように、３２ビツト
のアドレスのうち、２ビツト〜３１ビツトのアドレスに
より３２ビツト幅のデータを指定し、０ビツトと１ビツ
トの計２ビットのアレスにより３２ビツト幅のデータに
おけるそれぞれ４つのバイトデータを指定するようにし
ている。

このように、バイト単位でもアクセス可能とするように
アドレスが設定されＥ３２３２ビツトデータが、２つの
メモリ間で転送されて格納される場合には、両メモリ間
におけるデータの格納アドレスがバイト単位で一致がと
られたアライメント状態でデータ転送が行なわれる。例
えば、ソースメモリＳＭからディスティネーションメモ
リＤＭへの３２ビツト幅のデータの転送においては、第
４図に示すように、バイト単位でのデータ（第４図中に
○、×、△で示す）のソース・アドレスとディスティネ
ーション・アドレスの対応関係がとられているアライメ
ント状態でデータ転送が行なわれる。

しかしながら、必ずしもアライメント状態においてデー
タ転送が行なわれるわけてはなく、第５図に示すように
、ソース・アドレスとディスティネーション・アドレス
が異なったミスアライメント状態でデータ転送を行なう
場合が生じる。

このようなミスアライメント状態におけるメモリ間での
データ転送にあっては、ダイレクト・メモリ・アクセス
（ＤＭＡ）方式によって行なうことはできなかった。こ
れは従来のＤＭＡコントローラては、ミスアライメンｉ
・状態にあるメモリ間でのデータ転送をサポートするた
めの機能が備えられていないためである。

このため、３２ビツト幅のデータを一括してＤＭＡコン
トローラの制御の下に転送することはできなかった。し
たがって、例えば第５図に示すようなミスアライメント
状態でのメモリ間でデータ転送を行なう場合には、まず
、ソースメモリにおけるソース争アドレスＡｎの３ハイ
ド目のデータ（第５図中○印で示す）をディスティネー
ションメモリにおけるディスティネーション・アドレス
Ａｘの１バイト目に転送して格納する。次に、ソスメモ
リにおけるソース・アドレスＡ（ｎ＋１）の０バイト目
と１バイト目のデータ（第５図中Ｘ印で示す）をディス
ティネーションメモリにおけるディスティネーション・
アドレスＡｘの２バイト目と３バイト目に転送して格納
する。次に、ソースメモリにおけるソース・アドレスＡ
　（ｎ＋１）の２バイト目と３バイト目のデータ（第５
図中Ｘ印で示す）をディスティネーションメモリにおけ
るディスティネーション・アドレスＡ　（ｘ＋１）の０
バイト目と１バイト目に転送して格納する。

このように、ソースメモリにおいて同一のアドレスに格
納されているデータであっても転送先での格納アドレス
が異なる場合には、３２ビツトの一連のデータを一括し
て転送することはできず、転送先での格納アドレスに応
じてデータをバイト単位で分割転送しなければならない
。このため、従来に比して著しく転送速度が遅くなって
いた。

（発明が解決しようとする課題）以上説明したように、従来、ミスアライメント状態にあ
るメモリ間でのデータ転送をサポートするＤＭＡコント
ローラはなかった。このため、ミスアライメント状態で
のデータ転送では、アライメント状態でのデータ転送に
比べて多くの転送サイクルを要し、転送時間が長くなる
といった不具合を招いていた。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、ミスアライメント状態にお
けるデータ転送時間を短縮して、情報処理の高速化に寄
与することができるＤＭＡコントローラを提供すること
にある。

［発明の構成］（課題を解決するための手段）上記目的を達成するために、この発明は、ミスアライメ
ント状態にある第１及び第２のメモリ間のデータ転送を
制御するＤＭＡコントローラであって、複数の単位デー
タを単位データ毎に保持し、保持した所定の単位データ
を前記第２のメモリに転送する複数の保持手段と、前記
第１のメモリから転送された単位データを、前記第１及
び第２のメモリのミスアライメント状態に応じて前記所
定の保持手段に配置格納する配置制御手段とがら構成さ
れている。

（作用）上記構成において、この発明は、第１のメモリから第２
のメモリへ転送しようとする転送デー夕を、第２のメモ
リに格納しようとする状態に応じて整列配置し、整列配
置された転送データの中から第２のメモリに１回の転送
で格納できる最大数の単位データを第２のメモリへ転送
するようにしている。

（実施例）以下、図面を用いてこの発明の詳細な説明する。

第１図はこの発明の一実施例に係わるＤＭＡコントロー
ラの要部構成を示す図である。

同図に示す実施例は、ミスアライメント状態にあるソー
スメモリとディスティネーションメモリ間のデータ転送
において、転送データをソースメモリから一旦ＤＭＡコ
ントローラ内のバッファに格納し、格納された転送デー
タの中から転送先であるディスティネーションメモリの
１−アドレスに格納されるデータを選択して、選択した
データを一括してディスティネーションメモリの１アド
レスに転送格納するようにしたものである。

第１図において、ＤＭＡコントローラは、選択部１、シ
フト部２、バッファ部３、書込制御部４を備えている。

選択部１は、選択信号ＣＨにしたがって導通／非導通が
制御されるセレクタ（第１図中○印で示す）で構成され
、ソースメモリ（図示せず）から与えられる転送データ
あるいは後述するバッファ部３からフィードバックされ
る転送データを選択信号ＣＨに基づいてバイト単位で選
択する。選択部１は、選択信号ＣＨが“１”レベルでソ
ースメモリからの転送データを受ける上段のセレクタが
導通状態となり、ソースメモリから与えられる転送デー
タを選択する。一方、選択部１は、選択信号ＣＨが“０
″レベルでバッファ部３からフィードバックされた転送
データを受ける下段のセレクタが導通状態となり、フィ
ードバックされたブタを選択する。

なお、上段及び下段のセレクタのうち入力側がグランド
に接続されているセレクタは、導通状態時にはデータ転
送に係わらない“０”レベルの不確定の値を選択する。

選択部１は、選択した転送データをシフト部２に与える
。

シフト部２は、シフト信号（３８〜５３２）によって導
通／非導通が制御されるセレクタ（第１図中に○印で示
す）で構成されており、選択部１て選択された転送デー
タをシフト信号にしたがって選択制御することにより、
選択されたデータが与えられるバッファ部３に対してシ
フト動作を行なう。シフト部２は、ソースメモリから転
送ブタが選択部１により選択されて与えられ、“１”レ
ベルのシフト信号Ｓ８、Ｓ　１６、Ｓ２４、Ｓ３２が択
一的に与えられると、与えられたバイト単位のデータを
８８−“１″レベルてＯビット右側（上位側）にシフト
させ、８１６−“１”レベルで８ビツト右側（上位側）
にシフトさせ、３２４“１”レベルで１６ビソｌ−右側
（上位側）にシフト部せ、５３２−“１”レベルで２４
ビツト右側（上位側）にシフトさせる。

一方、シフト部２は、バッファ部３からフィードバック
データが選択部２により選択されて与えられ、“１”レ
ベルのシフト信号Ｓ８、Ｓ１６、Ｓ２４、Ｓ３２が択一
的に与えられると、与えられたバイト単位のデータを８
８−“１″レベルで８ビツト左側（下位側）にシフトさ
せ、８１．６＝“１”レベルで１６ビツト左側（下位側
）にシフトさせ、５２４−“１”レベルで２４ビツト左
側（下位側）にシフトさせ、５３２−“１”レベルで３
２ビツト左側（下位側）にシフトさせる。

バッファ部３は、７つのフリップフロップ（Ｆ／Ｆ）３
１〜３７から構成されており、シフト部２から与えられ
る７バイトの転送データをバイト単位で格納保持する。

Ｆ／Ｆ　３１〜３７は、７バイトの転送データのうち左
方向（下位方向）から順にＯ〜７ビツト、８〜１５ビツ
ト、１６〜２３ビツト、２４〜３１ビツト　３２〜３９
ビツト、４０〜４７ビツト、４８〜５５ビツトの転送デ
ータを格納保持する。

Ｆ／Ｆ　３１〜３７は、それぞれ保持した転送ブタをフ
ィードバックさせて選択部１に与える。

この時に、Ｆ／Ｆ３５，３６．３７に保持された転送デ
ータのフィードバックは、フィードバック　０信号ＦＢで導通制御されるセレクタにより制御される。

すなわち、フィードバック信号ＦＢが１”レベルでセレ
クタが導通状態となり、Ｆ／Ｆ３５３６．３７に保持さ
れた転送データが選択部１にフィードバックされ、フィ
ードバック信号ＦＢが“０”レベルでは、セレクタは非
導通状態となり、Ｆ／Ｆ３５，３６．３７に保持された
転送データはフィードバックされない。

またＦ／Ｆ　Ｂ　１〜３７のうちＦ／Ｆ　３１〜３４は
、それぞれ保持した転送データをデイステイネジョンメ
モリへ与える。

書込み制御部４は、書込みポイント信号ＷＯ〜Ｗ２４に
基づいてそれぞれのＦ／Ｆ　３１〜３７への転送データ
の書込みをＯＲ（論理和）ゲート４２〜４６の出力によ
り制御する。書込み制御部４は、書込みポイント信号Ｗ
Ｏが“１”レベルになると、ＯＲゲート４２，４３．４
４の出力が“１”レベルとなり、Ｆ／Ｆ３１，３２，３
３．３４を書込み可能状態とする。書込みポイント信号
Ｗ８が“１”　レベルになると、ＯＲゲート４２．４３
゜４４．４５の出力が“１”レベルとなり、Ｆ／Ｆ３２
．３３，３４．３５を書込み可能状態とする。

書込みポイント信号Ｗ１６が“１”レベルになると、Ｏ
Ｒゲート４３，４４，４５．４６の出力が“１”　レベ
ルとなり、Ｆ／Ｆ３３，３４，３５゜３６を書込み可能
状態とする。書込みポイント信号Ｗ２４が′１”レベル
になると、ＯＲゲート４４．４５．４６の出力が“１”
レベルとなり、Ｆ／Ｆ３４　３５，３６．３７を書込み
可能状態とする。

以上説明したように、この発明の一実施例は構成されて
おり、次にこの実施例の作用を第２図に示すバッファ部
３の動作説明図を用いて説明する。

ここで、ＤＭＡコントローラの動作を第５図に示したミ
スアライメント状態でのデータ転送を一例として説明す
る。

まず、第１回目の転送サイクルでは、第５図に示すよう
に、ディスティネーションメモリのアドレスＡｘに３バ
イト分のデータ（８〜３１ビツト）を−括して転送格納
できるので、ソースメモリの１２アドレスＡｎの３バイト目に格納されているデータ（２
４−３１ビツト）と、アドレスＡ（ｎ＋ｉ）に格納され
ている４バイトのデータ（０〜３１ビツト）をバッファ
部３に転送する。

具体的には、まず、選択信号ＣＨを］″　レベル状態と
し、シフト信号Ｓ８を“１”レベル状態とし、書込みポ
イント信号ＷＯを“１”レベル状態とする。これにより
、ソースメモリのアドレスＡｘに格納されている３バイ
ト目のデータ（２４〜３１ビツト）が選択部１により選
択され、シフト部２てはシフトされず、バッファ部３の
２４〜３１ビツトの転送データを格納するＦ／Ｆ３４に
与えられて格納される。この時に、Ｆ／Ｆ　３　］〜３
３は書込み可能状態となり、ソースメモリのアドレスＡ
ｘの０〜２バイト目に格納されている不確定なデータが
書込まれるが、次の書込み動作において確定したデータ
が書込まれるため、不確定なデータが書込まれてもかま
わない。

次に、選択信号ＣＨが“０”レベル状態、シフト信号Ｓ
２４を“１”レベル状態、フィードパ・ツク信号ＦＢを
“１”レベル状態、書込みポイント信号ＷＯをそれまで
の“１”レベル状態とする。

これにより、Ｆ／Ｆ３４に保持された転送データをフィ
ードバックさせ、選択部１を介してシフト部２に与え、
シフト部２により下位側へ２４ビツトシフトさせ、バッ
ファ部３の０〜７ビツトの転送データを格納するＦ／Ｆ
３１に与えて格納する。

次に、選択信号ＣＨを“１”レベル状態、シフト信号Ｓ
　］、　６を“１”レベル状態、フィードバック信号Ｆ
Ｂを“０”レベル状態、書込みポイント信号Ｗ８を″１
″レベル状態とする。これにより、ソースメモリのアド
レスＡ（ｎ＋１．）に格納されている４バイトの転送デ
ータ（０〜３１ビット）が、選択部１により選択され、
シフト部２により上位側へ８ビツトシフトされて、バッ
ファ部３のＦ／Ｆ３２〜３５にバイト単位で格納される
。すなわち、第２図の第１回目の転送モードに示すよう
に、ソースメモリの０バイト目のデータが８〜１５バイ
トのＦ／Ｆ　３２に、１バイト目のデーが１６〜２３ビ
ツトのＦ／Ｆ３３に、２バイト目の　３４データが２４〜３１ビツトのＦ／Ｆ３４に、３バイト目
のデータが３２〜３９ビツトのＦ／Ｆ　３５に与えられ
て保持される。これにより、ソースメモリからバッファ
部３へ第１回目の転送データの取り込み動作か終了する
。

次に、このような状態において、Ｆ／Ｆ３１〜３３に保
持された０〜２３ビットの転送データを上位方向へ８ビ
ットシフトしてディスティネーションメモリのアドレス
Ａｘに転送する。これにより、ソースメモリのアドレス
Ａｘの３バイト目のデータとアドレスＡ（ｘ＋１．’）
の０バイト目及び］ハイドロのデータか連結されて、デ
ィスティネーションメモリのアドレスＡｘの１バイト目
〜３バイト目に転送されて格納される。これにより、ソ
ースメモリからディスティネーンヨンメモリへの第１回
目の転送サイクルが終了する。

次に、第２回目の転送サイクルでは、ソースメモリのア
ドレスＡ　（ｎ＋２）に格納されている４バイトのデー
タをバッファ部３へ転送し、バッファ部３にそれまで保
持されていたデータと連結して、ディスティネーション
メモリのアドレスＡ（Ｘ　＋　１．　）に−括して転送
する。

具体的には、まず、選択信号ＣＨを“０”レベル状態、
シフト信号Ｓ２４を“１”レベル状態、フィードバック
信号ＦＢを“１”レベル状態、書込みポイント信号ＷＯ
を“１”レベル状態とする。

これにより、前回の転送サイクルにおいて、Ｆ／Ｆ３４
．３５に保持されていたデータをフィードバックさせて
下位方向に３バイｊ・シフトさせ、Ｆ／Ｆ３１．３２に
格納保持する。すなわち、ソースメモリにおけるアドレ
スＡ（ｎ＋１）の２バイト目（１６〜２３ピッｌ−）に
格納され、前回の転送ザイクル終了時にＦ／Ｆ３４に保
持されていたデータが０〜７ビツトのＦ／Ｆ　３１に与
えられて保持される。また、ソースメモリにおけるアド
レスＡ（ｎ−１−１，）の３バイト目（２４〜３１ビツ
ト）に格納され、前回の転送サイクル終了時にＦ／Ｆ３
５に保持されていたデータが８〜１５ビツトのＦ／Ｆ　
３２に与えられて保持される。

次に、選択信号ＣＨを“１”レベル状態、シフ　５６ト信号Ｓ２４を“１”レベル状態、フィードバック信号
ＦＢを“０”レベル状態、書込みポイント信号Ｗ１６を
“１”レベル状態とする。これにより、ソースメモリに
おけるアドレスＡ　（ｎ＋２）の４バイトのデータが選
択部１により選択されてシフト部２に与えられ、上位方
向へ１６ビツトシフトされて、Ｆ／Ｆ３３〜３６に与え
られてバイト単位で保持される。すなわち、第２図の第
２回目の転送モードで示すように、ソースメモリからの
０バイト目のデータが１６〜２３ビツトのＦ／Ｆ３Ｂに
、１バイト目のデータが２４〜３１ビツトのＦ／Ｆ３４
に、２バイト目のデータが３２〜３９ビツトのＦ／Ｆ　
３５に、３バイト目のデータが４０〜４７ビツトのＦ／
Ｆ　３６にそれぞれ保持される。これにより、ソースメ
モリからバッファ部３３へ第２回目の転送データの取り
込み動作が終了する。

ここで、ソースメモリから出力された転送データを書込
む先頭のＦ／Ｆの位置は、転送されるデータの先頭バイ
トのソースメモリにおけるバイトの位置を示す値（０〜
３）をソースアドレスとし、転送先であるディスティネ
ーションメモリに格納されるバイトの位置を示す値（Ｏ
〜３）をディスティネーションアドレスとすると、次式
によって算出される。

（ソースアドレス）〉（ディスティネーションアドレス
）の場合には、４−（ソースアドレス）＋（ディスティネーションアド
レス）（ソースアドレス）＜（ディスティネーションアドレス
）の場合には、（ディスティネーションアドレス）−（ソースアドレス
）このようにして算出された転送データを書込む先頭のＦ
／Ｆの位置に応じて、書込みポイント信号が決定される
。例えば、この実施例の場合には、ソースアドレスの値
が“０”、ディスティネーションアドレスの値が“２”
となり、転送データを書込む先頭のＦ／Ｆは２バイト目
となり、Ｆ／Ｆ３３を先頭のＦ／Ｆとすべく書込みポイ
ント信号］　７８Ｗ　１．６が“１”レベルとなる。

また、シフト部２でのシフト量は、バッファ部３からデ
ィスティネーションメモリに転送される転送データのハ
イドの数で決定される。すなわち、この実施例では、第
１回目の転送サイクルではディスティネーションメモリ
に３バイト分のデータを転送して格納することができる
ので、シフト量は３バイトとなり、第２回目以降の転送
サイクルでは４バイト分のデータが転送されて格納され
るので、シフト量は４バイトとなる。

次に、前述した状態において、Ｆ／Ｆ　３１〜３４に保
持された０〜３］ビットの転送データをディスティネー
ションメモリのアドレスＡ（ｘ＋１）に転送する。これ
により、ソースメモリにおけるアドレスＡ（ｎ＋１）の
２バイト目と３バイト目のデータとアドレスＡ（ｎ＋２
）の０バイト目と１ハイド目のデータが連結され、ディ
スティネンヨンメモリのアドレスＡ　（ｘ＋２）の０バ
イト目〜３バイト目に転送されて格納される。これによ
り、ソースメモリからディスティネーションメモリへの
第２回目の転送サイクルが終了する。

次に、第３回目の転送サイクルでは、まず、選択信号Ｃ
Ｈを“０”レベル状態、シフト信号Ｓ３２を“１″レベ
ル状態、フィードバック信号ＦＢを“１”レベル状態、
書込みポイント信号ＷＯを“１”レベル状態とする。こ
れにより、前回の転送サイクルにおいて、Ｆ／Ｆ３５．
３６に保持されていたデータをフィードバックさせて下
位方向に４バイトシフトさせ、Ｆ／Ｆ３１．３２に格納
保持する。その後、第２回目の転送サイクルと同様に、
ソースメモリから４バイトのデータがバッファ部３に書
込まれ、バッファ部３のＦ／Ｆ　３１〜３４に保持され
たデータが、第２図の第３回目の転送モードに示すよう
に、ディスティネーンヨンメモリへ転送されて格納され
る。これにより、第３回目の転送サイクルは終了する。

これ以降の転送サイクルは、第３回目の転送サイクルと
同様の動作を繰り返し行ない、ソースメモリからディス
ティネーションメモリへデータを順次転送して格納する
。

　９０このように、第５図に示したミスアライメント状態での
データ転送において、ソースメモリからディスティネー
ションメモリのアドレスＡ　（ｘ＋２）に４バイトのデ
ータを格納するためには、第２図に示したように３回の
転送サイクルで完了する。すなわち、アライメント状態
でのデータ転送と同程度の転送サイクルでデータを転送
することが可能となる。これに対して、ＤＭＡコントロ
ーラがミスアライメント状態におけるデータ転送をサポ
ートしない従来にあっては、前述したように倍近い転送
サイクルが必要となる。したがって、転送速度を従来に
比して高速化することができるようになる。

［発明の効果］以上説明したように、この発明によれば、転送データを
整列配置し、整列配置された転送データの中から１回の
転送で格納できる最大数の単位データを転送するように
したので、ミスアライメント状態でのデータ転送速度を
高速化することが可能となる。これにより、転送時間の
短縮化が図られ、情報処理の高速化に寄与することがで
きるＤＭＡコントローラを提供することができるように
なる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わるＤＭＡコントロー
ラの要部構成を示す図、第２図は第１図に示すコントローラの動作説明図、第３図は転送データにおけるアドレスとデータとの関係
を示す図、第４図及び第５図はデータ転送が行なわれるメモリ間に
おけるアライメント状態及びミスアライメント状態を示
す図である。１・・選択部、２・・・シフト部、３・・・バッファ部、４・書込み制御部、３１〜３７・・・フリップフロップ、４２〜４６・・・ＯＲゲート。

Claims

【特許請求の範囲】ミスアライメント状態にある第１及び第２のメモリ間の
データ転送を制御するＤＭＡコントローラであって、複数の単位データを単位データ毎に保持し、保持した所
定の単位データを前記第２のメモリに転送する複数の保
持手段と、前記第１のメモリから転送された単位データを、前記第
１及び第２のメモリのミスアライメント状態に応じて前
記所定の保持手段に配置格納する配置制御手段とを有することを特徴とするＤＭＡコントローラ。