JP2606942B2

JP2606942B2 - Ｄｍａコントローラ

Info

Publication number: JP2606942B2
Application number: JP2039709A
Authority: JP
Inventors: 武治得丸
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-02-22
Filing date: 1990-02-22
Publication date: 1997-05-07
Anticipated expiration: 2012-05-07
Also published as: US5313607A; KR930008047B1; JPH03244059A; KR920000034A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、ミスアライメント状態にあるメモリ間に
おけるデータ転送をサポートするDMA（ダイレクト・メ
モリ・アクセス）コントローラに関する。

（従来の技術）近年コンピュータ技術の発展にともなって、マイクロ
プロセッサの性能向上が著しく、取り扱うデータ幅も増
加する傾向にある。

このように、取り扱うデータの長ビット化にともなっ
て、例えば取り扱うデータ幅が32ビットの場合には、通
常32ビット幅のデータをバイト（８ビット）単位でもア
クセスできるようにしている。

このようなデータのアクセスを可能とするためには、
例えば32ビット幅のデータを32ビットのアドレスによっ
て指定する場合に、第３図に示すように、32ビットのア
ドレスのうち、２ビット〜31ビットのアドレスにより32
ビット幅のデータを指定し、０ビットと１ビットの計２
ビットのアレスにより32ビット幅のデータにおけるそれ
ぞれ４つのバイトデータを指定するようにしている。

このように、バイト単位でもアクセス可能とするよう
にアドレスが設定されE32ビット幅のデータが、２つの
メモリ間で転送されて格納される場合には、両メモリ間
におけるデータの格納アドレスがバイト単位で一致がと
られたアライメント状態でデータ転送が行なわれる。例
えば、ソースメモリSMからディスティネーションメモリ
DMへの32ビット幅のデータの転送においては、第４図に
示すように、バイト単位でのデータ（第４図中に○，
×，△で示す）のソース・アドレスとディステッイネー
ション・アドレスの対応関係がとられているアライメン
ト状態でデータ転送が行なわれる。

しかしながら、必ずしもアライメント状態においてデ
ータ転送が行なわれるわけではなく、第５図に示すよう
に、ソース・アドレスとディスティネーション・アドレ
スが異なったミスアライメント状態でデータ転送を行な
う場合が生じる。

このようなミスアライメント状態におけるメモリ間で
のデータ転送にあっては、ダイレクト・メモリ・アクセ
ス（DMA）方式によって行なうことはできなかった。こ
れは従来のDMAコントローラでは、ミスアライメント状
態にあるメモリ間でのデータ転送をサポートするための
機能が備えられていないためである。

このため、32ビット幅のデータを一括してDMAコント
ローラの制御の下に転送することはできなかった。した
がって、例えば第５図に示すようなミスアライメント状
態でのメモリ間でデータ転送を行なう場合には、まず、
ソースメモリにおけるソース・アドレスAnの３バイト目
のデータ（第５図中○印で示す）をディスティネーショ
ンメモリにおけるディスティネーション・アドレスAxの
１バイト目に転送して格納する。次に、ソースメモリに
おけるソース・アドレスＡ（ｎ＋１）の０バイト目と１
バイト目のデータ（第５図中×印で示す）をディスティ
ネーションメモリにおけるディスティネーション・アド
レスAxの２バイト目と３バイト目に転送して格納する。
次に、ソースメモリにおけるソース・アドレスＡ（ｎ＋
１）の２バイト目と３バイト目のデータ（第５図中×印
で示す）をディスティネーションメモリにおけるディス
ティネーション・アドレスＡ（ｘ＋１）の０バイト目と
１バイト目に転送して格納する。

このように、ソースメモリにおいて同一のアドレスに
格納されているデータであっても転送先での格納アドレ
スが異なる場合には、32ビットの一連のデータを一括し
て転送することはできず、転送先での格納アドレスに応
じてデータをバイト単位で分割転送しなければならな
い。このため、従来に比して著しく転送速度が遅くなっ
ていた。

（発明が解決しようとする課題）以上説明したように、従来、ミスアライメント状態に
あるメモリ間でのデータ転送をサポートするDMAコント
ローラはなかった。このため、ミスアライメント状態で
のデータ転送では、アライメント状態でのデータ転送に
比べて多くの転送サイクルを要し、転送時間が長くなる
といった不具合を招いていた。

そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、ミスアライメント状態に
おけるデータ転送時間を短縮して、情報処理の高速化に
寄与することができるDMAコントローラを提供すること
にある。

［発明の構成］（課題を解決するための手段）上記目的を達成するために、この発明は、取り扱うデ
ータがそれぞれ独立してアクセス可能な複数の単位デー
タからなるミスアライメント状態にある転送元と転送先
との間でデータを転送制御するダイレクト・メモリ・ア
クセス・（DMA）コントローラであって、転送元から又
はフィードバックされる複数の単位データを一括して読
み込み、読み込んだ複数の単位データをミスアライメン
ト状態に応じて１回のアドレス指定で転送先へ格納可能
なデータ配置し配列して出力する配列手段と、配列手段
から出力される配列された複数の単位データを受けて保
持し、配列された複数の単位データのうち１回のアドレ
ス指定で転送先へ格納可能な複数の単位データを選択し
て転送先に転送出力し、保持された他の複数の単位デー
タを配列手段へフィードバックする保持出力手段とから
構成される。

（作用）上記構成において、この発明は、転送元から複数の単
位データを読み込んで配列し、１回のアドレス指定で転
送先へ格納可能なデータ配置を生成し、生成したデータ
を１回のアクセスで転送元とミスアライメント状態にあ
る転送先へ転送するようにしている。

（実施例）以下、図面を用いてこの発明の実施例を説明する。

第１図はこの発明の一実施例に係わるDMAコントロー
ラの要部構成を示す図である。

同図に示す実施例は、ミスアライメント状態にあるソ
ースメモリとディスティネーションメモリ間のデータ転
送において、転送データをソースメモリから一旦DMAコ
ントローラ内のバッファに格納し、格納された転送デー
タの中から転送先であるディスティネーションメモリの
１アドレスに格納されるデータを選択して、選択したデ
ータを一括してディスティネーションメモリの１アドレ
スに転送格納するようにしたものである。

第１図において、DMAコントローラは、選択部１、シ
フト部２、バッファ部３、書込制御部４を備えている。

選択部１は、選択信号CHにしたがって導通／非導通が
制御されるセレクタ（第１図中○印で示す）で構成さ
れ、ソースメモリ（図示せず）から与えられる転送デー
タあるいは後述するバッファ部３からフィードバックさ
れる転送データを選択信号CHに基づいてバイト単位で選
択する。選択部１は、選択信号CHが“1"レベルでソース
メモリからの転送データを受ける上段のセレクタが導通
状態となり、ソースメモリから与えられる転送データを
選択する。一方、選択部１は、選択信号CHが“0"レベル
でバッファ部３からフィードバックされた転送データを
受ける下段のセレクタが導通状態となり、フィードバッ
クされたデータを選択する。

なお、上段及び下段のセレクタのうち入力側がグラン
ドに接続されているセレクタは、導通状態時にはデータ
転送に係わらない“0"レベルの不確定の値を選択する。
選択部１は、選択した転送データをシフト部２に与え
る。

シフト部２は、シフト信号（S8〜S32）によって導通
／非導通が制御されるセレクタ（第１図中に○印で示
す）で構成されており、選択部１で選択された転送デー
タをシフト信号にしたがって選択制御することにより、
選択されたデータが与えられるバッファ部３に対してシ
フト動作を行なう。シフト部２は、ソースメモリから転
送データが選択部１により選択されて与えられ、“1"レ
ベルのシフト信号S8,S16,S24,S32が択一的に与えられる
と、与えられたバイト単位のデータをS8＝“1"レベルで
０ビット右側（上位側）にシフトさせ、S16＝“1"レベ
ルで８ビット右側（上位側）にシフトさせ、S24＝“1"
レベルで16ビット右側（上位側）にシフトさせ、S32＝
“1"レベルで24ビット右側（上位側）にシフトさせる。

一方、シフト部２は、バッファ部３からフィードバッ
クデータが選択部２により選択されて与えられ、“1"レ
ベルのシフト信号S8、S16、S24、S32が択一的に与えら
れると、与えられたバイト単位のデータをS8＝“1"レベ
ルで８ビット左側（下位側）にシフトさせ、S16＝“1"
レベルで16ビット左側（下位側）にシフトさせ、S24＝
“1"レベルで24ビット左側（下位側）にシフトさせ、S3
2＝“1"レベルで32ビット左側（下位側）にシフトさせ
る。

バッファ部３は、７つのフリップフロップ（F/F）31
〜37から構成されており、シフト部２から与えられる７
バイトの転送データをバイト単位で格納保持する。F/F3
1〜37は、７バイトの転送データのうち左方向（下位方
向）から順に０〜７ビット、８〜15ビット、16〜23ビッ
ト、24〜31ビット,32〜39ビット,40〜47ビット,48〜55
ビットの転送データを格納保持する。

F/F31〜37は、それぞれ保持した転送データをフィー
ドバックさせて選択部１に与える。この時に、F/F35,3
6,37に保持された転送データのフィードバックは、フィ
ードバック信号FBで導通制御されるセレクタにより制御
される。すなわち、フィードバック信号FBが“1"レベル
でセレクタが導通状態となり、F/F35,36,37に保持され
た転送データが選択部１にフィードバックされ、フィー
ドバック信号FBが“0"レベルでは、セレクタは非導通状
態となり、F/F35,36,37に保持された転送データはフィ
ードバックされない。

またF/F31〜37のうちF/F31〜34は、それぞれ保持した
転送データをディスティネーションメモリへ与える。

書込み制御部４は、書込みポイント信号W0〜W24に基
づいてそれぞれのF/F31〜37への転送データの書込みをO
R（論理和）ゲート42〜46の出力により制御する。書込
み制御部４は、書込みポイント信号W0が“1"レベルにな
ると、ORゲート42,43,44の出力が“1"レベルとなり、F/
F31,32,33,34を書込み可能状態とする。書込みポイント
信号W8が“1"レベルになると、ORゲート42,43,44,45の
出力が“1"レベルとなり、F/F32,33,34,35を書込み可能
状態とする。書込みポイント信号W16が“1"レベルにな
ると、ORゲート43,44,45,46の出力が“1"レベルとな
り、F/F33,34,35,36を書込み可能状態とする。書込みポ
イント信号W24が“1"レベルになると、ORゲート44,45,4
6の出力が“1"レベルとなり、F/F34,35,36,37を書込み
可能状態とする。

以上説明したように、この発明の一実施例は構成され
ており、次にこの実施例の作用を第２図に示すバッファ
部３の動作説明図を用いて説明する。

ここで、DMAコントローラの動作を第５図に示したミ
スアライメント状態でのデータ転送を一例として説明す
る。

まず、第１回目の転送サイクルでは、第５図に示すよ
うに、ディスティネーションメモリのアドレスAxに３バ
イト分のデータ（８〜31ビット）を一括して転送格納で
きるので、ソースメモリのアドレスAnの３バイト目に格
納されているデータ（24〜31ビット）と、アドレスＡ
（ｎ＋１）に格納されている４バイトのデータ（０〜31
ビット）をバッファ部３に転送する。

具体的には、まず、選択信号CHを“1"レベル状態と
し、シフト信号S8を“1"レベル状態とし、書込みポイン
ト信号W0を“1"レベル状態とする。これにより、ソース
メモリのアドレスAxに格納されている３バイト目のデー
タ（24〜31ビット）が選択部１により選択され、シフト
部２ではシフトされず、バッファ部３の24〜31ビットの
転送データを格納するF/F34に与えられて格納される。
この時に、F/F31〜33は書込み可能状態となり、ソース
メモリのアドレスAxの０〜２バイト目に格納されている
不確定なデータが書込まれるが、次の書込み動作におい
て確定したデータが書込まれるため、不確定なデータが
書込まれてもかまわない。

次に、選択信号CHが“0"レベル状態、シフト信号S24
を“1"レベル状態、フィードバック信号FBを“1"レベル
状態、書込みポイント信号W0をそれまでの“1"レベル状
態とする。これにより、F/F34に保持された転送データ
をフィードバックさせ、選択部１を介してシフト部２に
与え、シフト部２により下位側へ24ビットシフトさせ、
バッファ部３の０〜７ビットの転送データを格納するF/
F31に与えて格納する。

次に、選択信号CHを“1"レベル状態、シフト信号S16
を“1"レベル状態、フィードバック信号FBを“0"レベル
状態、書込みポイント信号W8を“1"レベル状態とする。
これにより、ソースメモリのアドレスＡ（ｎ＋１）に格
納されている４バイトの転送データ（０〜31ビット）
が、選択部１により選択され、シフト部２により上位側
へ８ビットシフトされて、バッファ部３のF/F32〜35に
バイト単位で格納される。すなわち、第２図の第１回目
の転送モードに示すように、ソースメモリの０バイト目
のデータが８〜15バイトのF/F32に、１バイト目のデー
が16〜23ビットのF/F33に、２バイト目のデータが24〜3
1ビットのF/F34に、３バイト目のデータが32〜39ビット
のF/F35に与えられて保持される。これにより、ソース
メモリからバッファ部３へ第１回目の転送データの取り
込み動作が終了する。

次に、このような状態において、F/F31〜33に保持さ
れた０〜23ビットの転送データを上位方向へ８ビットシ
フトしてディスティネーションメモリのアドレスAxに転
送する。これにより、ソースメモリのアドレスAxの３バ
イト目のデータとアドレスＡ（ｘ＋１）の０バイト目及
び１バイト目のデータが連結されて、ディスティネーシ
ョンメモリのアドレスAxの１バイト目〜３バイト目に転
送されて格納される。これにより、ソースメモリからデ
ィスティネーションメモリへの第１回目の転送サイクル
が終了する。

次に、第２回目の転送サイクルでは、ソースメモリの
アドレスＡ（ｎ＋２）に格納されている４バイトのデー
タをバッファ部３へ転送し、バッファ部３にそれまで保
持されていたデータと連結して、ディスティネーション
メモリのアドレスＡ（ｘ＋１）に一括して転送する。

具体的には、まず、選択信号CHを“0"レベル状態、シ
フト信号S24を“1"レベル状態、フィードバック信号FB
を“1"レベル状態、書込みポイント信号W0を“1"レベル
状態とする。これにより、前回の転送サイクルにおい
て、F/F34,35に保持されていたデータをフィードバック
させて下位方向に３バイトシフトさせ、F/F31,32に格納
保持する。すなわち、ソースメモリにおけるアドレスＡ
（ｎ＋１）の２バイト目（16〜23ビット）に格納され、
前回の転送サイクル終了時にF/F34に保持されていたデ
ータが０〜７ビットのF/F31に与えられて保持される。
また、ソースメモリにおけるアドレスＡ（ｎ＋１）の３
バイト目（24〜31ビット）に格納され、前回の転送サイ
クル終了時にF/F35に保持されていたデータが８〜15ビ
ットのF/F32に与えられて保持される。

次に、選択信号CHを“1"レベル状態、シフト信号S24
を“1"レベル状態、フィードバック信号FBを“0"レベル
状態、書込みポイント信号W16を“1"レベル状態とす
る。これにより、ソースメモリにおけるアドレスＡ（ｎ
＋２）の４バイトのデータが選択部１により選択されて
シフト部２に与えられ、上位方向へ16ビットシフトされ
て、F/F33〜36に与えられてバイト単位で保持される。
すなわち、第２図の第２回目の転送モードで示すよう
に、ソースメモリからの０バイト目のデータが16〜23ビ
ットのF/F33に、１バイト目のデータが24〜31ビットのF
/F34に、２バイト目のデータが32〜39ビットのF/F35
に、３バイト目のデータが40〜47ビットのF/F36にそれ
ぞれ保持される。これにより、ソースメモリからバッフ
ァ部33へ第２回目の転送データの取り込み動作が終了す
る。

ここで、ソースメモリから出力された転送データを書
込む先頭のF/Fの位置は、転送されるデータの先頭バイ
トのソースメモリにおけるバイトの位置を示す値（０〜
３）をソースアドレスとし、転送先であるディスティネ
ーションメモリに格納されるバイトの位置を示す値（０
〜３）をディスティネーションアドレスとすると、次式
によって算出される。

（ソースアドレス）＞（ディスティネーションアドレ
ス）の場合には、４−（ソースアドレス）＋（ディスティネーションアド
レス）（ソースアドレス）＞（ディスティネーションアドレ
ス）の場合には、（ディスティネーションアドレス）−（ソースアドレ
ス）このようにして算出された転送データを書込む先頭の
F/Fの位置に応じて、書込みポイント信号が決定され
る。例えば、この実施例の場合には、ソースアドレスの
値が“0"、ディスティネーションアドレスの値が“2"と
なり、転送データを書込む先頭のF/Fは２バイト目とな
り、F/F33を先頭のF/Fとすべく書込みポイント信号W16
が“1"レベルとなる。

また、シフト部２でのシフト量は、バッファ部３から
ディスティネーションメモリに転送される転送データの
バイトの数で決定される。すなわち、この実施例では、
第１回目の転送サイクルではディスティネーションメモ
リに３バイト分のデータを転送して格納することができ
るので、シフト量は３バイトとなり、第２回目以降の転
送サイクルでは４バイト分のデータが転送されて格納さ
れるので、シフト量は４バイトとなる。

次に、前述した状態において、F/F31〜34に保持され
た０〜31ビットの転送データをディスティネーションメ
モリのアドレスＡ（ｘ＋１）に転送する。これにより、
ソースメモリにおけるアドレスＡ（ｎ＋１）の２バイト
目と３バイト目のデータとアドレスＡ（ｎ＋２）の０バ
イト目と１バイト目のデータが連結され、ディスティネ
ーションメモリのアドレスＡ（ｘ＋２）の０バイト目〜
３バイト目に転送されて格納される。これにより、ソー
スメモリからディスティネーションメモリへの第２回目
の転送サイクルが終了する。

次に、第３回目の転送サイクルでは、まず、選択信号
CHを“0"レベル状態、シフト信号S32を“1"レベル状
態、フィードバック信号FBを“1"レベル状態、書込みポ
イント信号W0を“1"レベル状態とする。これにより、前
回の転送サイクルにおいて、F/F35,36に保持されていた
データをフィードバックさせて下位方向に４バイトシフ
トさせ、F/F31,32に格納保持する。その後、第２回目の
転送サイクルと同様に、ソースメモリから４バイトのデ
ータがバッファ部３に書込まれ、バッファ部３のF/F31
〜34に保持されたデータが、第２図の第３回目の転送モ
ードに示すように、ディスティネーションメモリへ転送
されて格納される。これにより、第３回目の転送サイク
ルは終了する。

これ以降の転送サイクルは、第３回目の転送サイクル
と同様の動作を繰り返し行ない、ソースメモリからディ
スティネーションメモリへデータを順次転送して格納す
る。

このように、第５図に示したミスアライメント状態で
のデータ転送において、ソースメモリからディスティネ
ーションメモリのアドレスＡ（ｘ＋２）に４バイトのデ
ータを格納するためには、第２図に示したように３回の
転送サイクルで完了する。すなわち、アライメント状態
でのデータ転送と同程度の転送サイクルでデータを転送
することが可能となる。これに対して、DMAコントロー
ラがミスアライメント状態におけるデータ転送をサポー
トしない従来にあっては、前述したように倍近い転送サ
イクルが必要となる。したがって、転送速度を従来に比
して高速化することができるようになる。

［発明の効果］以上説明したように、この発明によれば、転送データ
を整列配置し、整列配置された転送データの中から１回
の転送で格納できる最大数の単位データを転送するよう
にしたので、ミスアライメント状態でのデータ転送速度
を高速化することが可能となる。これにより、転送時間
の短縮化が図られ、情報処理の高速化に寄与することが
できるDMAコントローラを提供することができるように
なる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わるDMAコントローラ
の要部構成を示す図、第２図は第１図に示すコントローラの動作説明図、第３図は転送データにおけるアドレスとデータとの関係
を示す図、第４図及び第５図はデータ転送が行なわれるメモリ間に
おけるアライメント状態及びミスアライメント状態を示
す図である。１……選択部、２……シフト部、３……バッファ部、４……書込み制御部、 31〜37……フリップフロップ、 42〜46……ORゲート。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 “ＨＤ68450 ＤＭＡＣアプリケーションノート”第３版（昭59−８）、株式会社日立製作所Ｐ．13−15

Claims

(57)【特許請求の範囲】

【請求項１】それぞれ独立してアクセス可能な最大ｎ個
の単位データからなるデータを、ミスアライメント状態
で転送元から転送先に転送制御するダイレクト・メモリ
・アクセス（DMA）コントローラにあって、前記転送都の１つのアドレス番地から一括して転送され
たデータ又は一括してフィードバックされたデータを単
位データ毎に選択する選択手段と、前記選択手段により選択されたデータを単位データ毎に
シフトするシフト手段と、前記シフト手段によりシフトされたデータを単位データ
毎に選択的に取り込み保持し、保持したデータの中から
１又は複数の単位データを選択し、選択した単位データ
を一括して前記転送先に転送出力し、又は選択した単位
データを一括して前記選択手段にフィードバックするバ
ッファ手段を備え、前記転送元のＡ番地から一括して転送されたデータ、又
は前記バッファ手段から一括してフィードバックされた
前記転送元のＡ番地に格納されていたデータを前記選択
手段により選択して前記シフト手段でシフトすることに
より前記バッファ手段の所定の位置に保持し、前記転送
元の（Ａ＋１）番地から一括して転送されたｎ個の単位
データからなるデータを前記選択手段により選択して前
記シフト手段でシフトすることにより前記Ａ番地のデー
タに連結して前記バッファ手段に保持し、保持されたＡ
番地のデータと該Ａ番地のデータに続いて連結されたｍ
（＜ｎ）個の単位データの（Ａ＋１）番地のデータを一
括して前記転送先に転送出力し、前記バッファ手段に保
持された（Ａ＋１）番地の残りのデータを前記選択手段
に一括してフィードバックする操作を反復して行うことを特徴とするDMAコントローラ。