JPS58137047A - コンピユ−タの省略命令制御装置 - Google Patents
コンピユ−タの省略命令制御装置Info
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- JPS58137047A JPS58137047A JP57019321A JP1932182A JPS58137047A JP S58137047 A JPS58137047 A JP S58137047A JP 57019321 A JP57019321 A JP 57019321A JP 1932182 A JP1932182 A JP 1932182A JP S58137047 A JPS58137047 A JP S58137047A
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- register
- computer
- control circuit
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はコンピュータにおける命令サイズを制御するコ
ンピュータの省略命令制御装置に関する。
ンピュータの省略命令制御装置に関する。
コンピュータのアキュムレータ（ＡｄＣ）形式には現在
３つの形式、すなわち、（イ）単アキエムレータ方式、
゛（ロ）ゼネラルレジスタ方式、（ハ）暗黙レジス〜り
方式がわる。上記単アキュムレータ方式は、旧式の大型
コンピュータに用いられており、演算は常にＡＣＣに対
して行なうもので、１アドレス方式といえる。前記ゼネ
ラルレジスタ形式は、８〜１６個のゼネラルレジスタす
べてをムＣＣとして用いることができ、現在の主流とな
っている。この典飄的な命令形式を第１表に示す。第１
表に示すようにＲＲ命令形式では２アドレス（テステイ
ネーションアドレス、ソースアドレス）の指定ができる
。
３つの形式、すなわち、（イ）単アキエムレータ方式、
゛（ロ）ゼネラルレジスタ方式、（ハ）暗黙レジス〜り
方式がわる。上記単アキュムレータ方式は、旧式の大型
コンピュータに用いられており、演算は常にＡＣＣに対
して行なうもので、１アドレス方式といえる。前記ゼネ
ラルレジスタ形式は、８〜１６個のゼネラルレジスタす
べてをムＣＣとして用いることができ、現在の主流とな
っている。この典飄的な命令形式を第１表に示す。第１
表に示すようにＲＲ命令形式では２アドレス（テステイ
ネーションアドレス、ソースアドレス）の指定ができる
。
第 １ 懺
前記、暗黙レジスタ・方式は、マイクロコンピュータに
見られる方式であり、基本的には上記単アキュムレータ
方式と考えられるが、ＡＣＣと１１１％するＭＯＶＥ
（転送）命令等の基本的な命令に対しては、ゼネラルレ
ジスタ方式のような使い方もできる０ゼネラルレジスタ
方式の形式は整ってはいるがメモリを余分に使用するた
め、この暗黙レジスタ方式では命令中に坩黙に指定する
レジスタ蚤号を含ませて、メモリの節約を図っている。
見られる方式であり、基本的には上記単アキュムレータ
方式と考えられるが、ＡＣＣと１１１％するＭＯＶＥ
（転送）命令等の基本的な命令に対しては、ゼネラルレ
ジスタ方式のような使い方もできる０ゼネラルレジスタ
方式の形式は整ってはいるがメモリを余分に使用するた
め、この暗黙レジスタ方式では命令中に坩黙に指定する
レジスタ蚤号を含ませて、メモリの節約を図っている。
（ネ２ルレジスタの数が多い方が便利であることは言う
までもな−か、前記単アキエムレータ方式に比べてゼネ
ラルレジスタ方式の命令サイズは長くなる。また、１６
個＠度のゼネラルレジスタの個数は中途半端とも言える
０例えにインデックスレジスタとして用９た場合、ムＣ
Ｃに１−は最少限必要となるので、１５１ｉ迄のループ
しか取り扱うことができない０このループの深さはそれ
以上の場合もあり、翻訳グログラメモリ中に置くか、ゼ
ネラルレジスタ中におく 。
までもな−か、前記単アキエムレータ方式に比べてゼネ
ラルレジスタ方式の命令サイズは長くなる。また、１６
個＠度のゼネラルレジスタの個数は中途半端とも言える
０例えにインデックスレジスタとして用９た場合、ムＣ
Ｃに１−は最少限必要となるので、１５１ｉ迄のループ
しか取り扱うことができない０このループの深さはそれ
以上の場合もあり、翻訳グログラメモリ中に置くか、ゼ
ネラルレジスタ中におく 。
か決められない。一般にはループのために用いることの
できるゼネラルレジスタはずっと少な。
できるゼネラルレジスタはずっと少な。
いから、なお嘔ら不便となる。また、ひとつのプロゲラ
゛ムモジュール中で用いる変数も１５個よりも多いこと
が多く、どの変数をどのゼネラルレジスタに入れるかは
プログラマの自由に任逼れ、後で他人か見た時、プ四グ
ラムが分りにくいものとなる。経験的にゼネラルレジス
タが２５６個Ｓ度あると極めて便利である。しかし、前
記ゼネラルレジスタ方式を用いた場合、２つのレジスタ
を指定するために１６ビツトを資し、命令飴長は、オペ
レーションコード部ＯＰ、デステイネーシ曹ンアドレス
部ＲＤ ｓンースアドレス部Ｒ，に各１バイトで計３バ
イトという半端な長石になってしまう。また、集積回路
の進歩により２５６個程１ｉＩＬのゼネラルレジスタを
１チツプ内に置くことは充分に可能である。このような
ことから、多数のゼネラルレジスタを有し、かつ短い命
令形式を実現することが望まれていた。
゛ムモジュール中で用いる変数も１５個よりも多いこと
が多く、どの変数をどのゼネラルレジスタに入れるかは
プログラマの自由に任逼れ、後で他人か見た時、プ四グ
ラムが分りにくいものとなる。経験的にゼネラルレジス
タが２５６個Ｓ度あると極めて便利である。しかし、前
記ゼネラルレジスタ方式を用いた場合、２つのレジスタ
を指定するために１６ビツトを資し、命令飴長は、オペ
レーションコード部ＯＰ、デステイネーシ曹ンアドレス
部ＲＤ ｓンースアドレス部Ｒ，に各１バイトで計３バ
イトという半端な長石になってしまう。また、集積回路
の進歩により２５６個程１ｉＩＬのゼネラルレジスタを
１チツプ内に置くことは充分に可能である。このような
ことから、多数のゼネラルレジスタを有し、かつ短い命
令形式を実現することが望まれていた。
本発明は上記した事情に鑑みてなされたもので、多数の
ゼネラルレジスタを有し、命令サイズを短縮して効率の
よ埴命令形式を選択し得るコンピュータの省略命令制御
装置を提供することを目的とする。
ゼネラルレジスタを有し、命令サイズを短縮して効率の
よ埴命令形式を選択し得るコンピュータの省略命令制御
装置を提供することを目的とする。
本発明は、単アキエムレータ方式に沿って考えると、暗
黙の格納（８ＴＯＲＥ ）をロード（ＬＯＡＤ）命令に
付随して作用せしめるようにしている。
黙の格納（８ＴＯＲＥ ）をロード（ＬＯＡＤ）命令に
付随して作用せしめるようにしている。
すなわち、格納すべきゼネラルレジスタ番号は最後にロ
ードしてきた一書近めゼネラルレジスタ番号とすること
に特徴がある０このために、ロード命令の時には、その
命令中に含まれるレジスタ番号を格納保持し、この保持
内容を用いて以後の命令に対して暗黙のレジスタ指定を
行なって命令サイズの圧縮を行なう命令制動回路を有し
て−る。しかも、多数のゼネラルレジスタを設けて−ず
れも使用できるようにしており、システムの有効利用が
可能となる０ 〔発明の実施例〕 まず、前述したゼネラルレジスタ方式で書かれているプ
ログラムを調べて考察を行なう０すなわち、ンロダラム
の形式は下記のようにＯＰ’、Ｒ’１） ｅＲ’ｌ
ｏｐ’：オペレーシ璽ンコードｏｐ” 、ｇ’ｂ
Ｉ Ｒ％ ＲＤ’、：デステイネーシ曹ンレ
ジスタＯＰ” ＊ Ｒ’％） ｅ Ｒ％ ＲＢ
’ ニアーＸＶジスｆｉと一般的に記述嘔れてｉる０こ
こで、ソースレジスタ社Ｒ１狭 Ｒ″Ｂ’ｔ Ｒ％・・
・・・・であるのに対して、デステイネーシ冒ンレジス
タはＨＤ＝ｅＲ１）＝ＲｓＤ・・・・・・という関係に
あるケースが比較的多−ことに着目した０そこで、レジ
スタ指定は２個でなくても１個でもプログラムは十分対
応できることが分かる０ 本発明による命令形式を第２表に示す。
ードしてきた一書近めゼネラルレジスタ番号とすること
に特徴がある０このために、ロード命令の時には、その
命令中に含まれるレジスタ番号を格納保持し、この保持
内容を用いて以後の命令に対して暗黙のレジスタ指定を
行なって命令サイズの圧縮を行なう命令制動回路を有し
て−る。しかも、多数のゼネラルレジスタを設けて−ず
れも使用できるようにしており、システムの有効利用が
可能となる０ 〔発明の実施例〕 まず、前述したゼネラルレジスタ方式で書かれているプ
ログラムを調べて考察を行なう０すなわち、ンロダラム
の形式は下記のようにＯＰ’、Ｒ’１） ｅＲ’ｌ
ｏｐ’：オペレーシ璽ンコードｏｐ” 、ｇ’ｂ
Ｉ Ｒ％ ＲＤ’、：デステイネーシ曹ンレ
ジスタＯＰ” ＊ Ｒ’％） ｅ Ｒ％ ＲＢ
’ ニアーＸＶジスｆｉと一般的に記述嘔れてｉる０こ
こで、ソースレジスタ社Ｒ１狭 Ｒ″Ｂ’ｔ Ｒ％・・
・・・・であるのに対して、デステイネーシ冒ンレジス
タはＨＤ＝ｅＲ１）＝ＲｓＤ・・・・・・という関係に
あるケースが比較的多−ことに着目した０そこで、レジ
スタ指定は２個でなくても１個でもプログラムは十分対
応できることが分かる０ 本発明による命令形式を第２表に示す。
第 ２ 表
１５ ’８ ７”
０以下、図面を参照して本発明に係る雀略命令制御
装置の一実施例を説明する９図面は、たとえば１ワード
１６ビツトの１パ一方式のコンピュータの中央麩理装置
（ＣＰＵ）を示してお９、破線で囲む回路を除く部分は
既存の単ア命二ムし一夕方式そのままの回路となって−
る０図にお−て、１はアキエムレータ、２は一時レジス
タ、３はこれらアキエムレータｌと一時しジススタ２と
のデータに基づ−て＆！＆１嵐論理演算をする演算回路
（ムＬＵ）、 ４は各８７ツグ情報を格納するフラグレ
ジスタ、５はプレグラム命令を格納する命令レジスタ、
＃ｄこの命令レジスタ５からのプレグラム命令をデコー
ドする命令デコーダ、１は各種タイ電ングの発止と制御
とを行なうタイミングコントロール回路ｓｓ＃ｉａ数個
のゼネラルレジスタを有するレジスタ群、９はＩこのレ
ジスタ＃８から所定のゼネラルレジスタを適訳するレジ
スタ選択回路、１０はバスである。さらに、本発明にあ
っては、上記命令デコーダ６が定められた命令をデコー
ダした時に、その命令中に含まれるレジスタ番号を保持
し、その保持内容を用いて以後の命令に対して暗黙のレ
ジスタ指定を行なって命令サイズの圧縮を行なう命令制
御回路１１が設けられている。
０以下、図面を参照して本発明に係る雀略命令制御
装置の一実施例を説明する９図面は、たとえば１ワード
１６ビツトの１パ一方式のコンピュータの中央麩理装置
（ＣＰＵ）を示してお９、破線で囲む回路を除く部分は
既存の単ア命二ムし一夕方式そのままの回路となって−
る０図にお−て、１はアキエムレータ、２は一時レジス
タ、３はこれらアキエムレータｌと一時しジススタ２と
のデータに基づ−て＆！＆１嵐論理演算をする演算回路
（ムＬＵ）、 ４は各８７ツグ情報を格納するフラグレ
ジスタ、５はプレグラム命令を格納する命令レジスタ、
＃ｄこの命令レジスタ５からのプレグラム命令をデコー
ドする命令デコーダ、１は各種タイ電ングの発止と制御
とを行なうタイミングコントロール回路ｓｓ＃ｉａ数個
のゼネラルレジスタを有するレジスタ群、９はＩこのレ
ジスタ＃８から所定のゼネラルレジスタを適訳するレジ
スタ選択回路、１０はバスである。さらに、本発明にあ
っては、上記命令デコーダ６が定められた命令をデコー
ダした時に、その命令中に含まれるレジスタ番号を保持
し、その保持内容を用いて以後の命令に対して暗黙のレ
ジスタ指定を行なって命令サイズの圧縮を行なう命令制
御回路１１が設けられている。
この命令制御回路１１には、前記命令レジスタ５に格納
でれた所定の命令中に含まれるレジスタ番号を格納する
レイテストレジメタ番号格納レジスタ１２と、命令デコ
ーダ６からＯ所定命令デコード時の検出信号ＤＢにより
制御され、前記命令レジスタ６のレジスタ番号指定内容
に代えて前記格納レジスタ１２に保持てれたレジスタ番
号内容を切換選択して、前記レジスタ選択回路９に導び
くスイッチ回路・ＩＪとを具備している。
でれた所定の命令中に含まれるレジスタ番号を格納する
レイテストレジメタ番号格納レジスタ１２と、命令デコ
ーダ６からＯ所定命令デコード時の検出信号ＤＢにより
制御され、前記命令レジスタ６のレジスタ番号指定内容
に代えて前記格納レジスタ１２に保持てれたレジスタ番
号内容を切換選択して、前記レジスタ選択回路９に導び
くスイッチ回路・ＩＪとを具備している。
今、上記回路に用いる命令は１バイトのオペｖ−シｗン
：ｉ−）”０ＰｌｉＳと１バイトのレジスタ指定部で表
わされるものとする。（第２表参照）通常の命令では命
令制御回路１１は何ら動作せず、四−ド命令の時のみこ
の回路１１が動作して暗黙の格納命令を実行する。すな
わち、通常の命令の場合には、命令レジスタ５の下位１
／（イトの内容がスイ・ツチ回路ＩＪを通じてレジスタ
選択回路９に導びかれて必要なレジスタをレジスタ群８
の中から選択するようにしてｈる。
：ｉ−）”０ＰｌｉＳと１バイトのレジスタ指定部で表
わされるものとする。（第２表参照）通常の命令では命
令制御回路１１は何ら動作せず、四−ド命令の時のみこ
の回路１１が動作して暗黙の格納命令を実行する。すな
わち、通常の命令の場合には、命令レジスタ５の下位１
／（イトの内容がスイ・ツチ回路ＩＪを通じてレジスタ
選択回路９に導びかれて必要なレジスタをレジスタ群８
の中から選択するようにしてｈる。
ｔた、ｐ−ド命令の場合には、命令デコーダＧがロード
命令を検出して、その検出信号ＤＢを発生し、この検出
信号Ｄａをスイッチ回路ＩＪｋ印加する◇すると、スイ
ッチ回路ＩＪは、レイテストレジスタ番号格納レジスタ
ＪＪＫ格納畜れたロード命令中に含まれるレジスタ番号
を選択するので、これによってレジスタ群８の中から所
定のゼネラルレジスタが選択石れ、この選択されたゼネ
ラルレジスタにアキエムレータＩの内容を格納する。こ
れが暗黙の格納（ＳＴＯＲＥ ）命令である。
命令を検出して、その検出信号ＤＢを発生し、この検出
信号Ｄａをスイッチ回路ＩＪｋ印加する◇すると、スイ
ッチ回路ＩＪは、レイテストレジスタ番号格納レジスタ
ＪＪＫ格納畜れたロード命令中に含まれるレジスタ番号
を選択するので、これによってレジスタ群８の中から所
定のゼネラルレジスタが選択石れ、この選択されたゼネ
ラルレジスタにアキエムレータＩの内容を格納する。こ
れが暗黙の格納（ＳＴＯＲＥ ）命令である。
次に、検出信号ＤＳがなくなるので、スイッチ（ロ）路
１３は通常状態に戻り、今度は命令レジスタ５のレジス
タ番号によって指定でれたレジスタから新内容をロード
する。同時に、命令レジスタ５の下位バイトがレイテス
トレジスタ番号格納レジスタ１２に転送される。
１３は通常状態に戻り、今度は命令レジスタ５のレジス
タ番号によって指定でれたレジスタから新内容をロード
する。同時に、命令レジスタ５の下位バイトがレイテス
トレジスタ番号格納レジスタ１２に転送される。
つまり、上記装置の動作は、−一部命令がある毎にアキ
ュムレータ１の内容を前回のｐ−ド命令があったレジス
タに退避式せることに＊＊がある。
ュムレータ１の内容を前回のｐ−ド命令があったレジス
タに退避式せることに＊＊がある。
上記装置によれば、たとえば第２懺に示すように高級言
語でＡ＝Ａ＋１と表わ畜れるプ四グラム命令は、前記単
アキュムレータ方式では、ロードＡ１インクリメント、
ストアＡｏｓステップで計６バイトであるのに対し、本
式では、ロードＡ１インクリメントの２ステツプで計４
バイトで表現できる。なお、前記ゼネラルレジスタ方式
ではｌステップの３バイトで表現できる。従って、第３
表の場合にはゼネラルレジスタ方式には及ばないが単ア
キ≧ムレータ方式よシブ−グラムサイズを４／６つまり
２／３に圧縮できる。
語でＡ＝Ａ＋１と表わ畜れるプ四グラム命令は、前記単
アキュムレータ方式では、ロードＡ１インクリメント、
ストアＡｏｓステップで計６バイトであるのに対し、本
式では、ロードＡ１インクリメントの２ステツプで計４
バイトで表現できる。なお、前記ゼネラルレジスタ方式
ではｌステップの３バイトで表現できる。従って、第３
表の場合にはゼネラルレジスタ方式には及ばないが単ア
キ≧ムレータ方式よシブ−グラムサイズを４／６つまり
２／３に圧縮できる。
ｊ１３ ＃！
次に、＄１４ ＃！に示すような高級言語でム＝Ａ＋Ｂ
＋Ｃ＋Ｄ＋ｇ＋Ｆのプ田グラムの場合には、ゼネラルレ
ジスタ方式では３バイＦのムＤＤ（加算）命令が５回の
計１５バイトであるのに対し、本方式では２バイトのロ
ード命令が１同、加算命令が４回の計１２バイトでＩｌ
現できる。
＋Ｃ＋Ｄ＋ｇ＋Ｆのプ田グラムの場合には、ゼネラルレ
ジスタ方式では３バイＦのムＤＤ（加算）命令が５回の
計１５バイトであるのに対し、本方式では２バイトのロ
ード命令が１同、加算命令が４回の計１２バイトでＩｌ
現できる。
なお、単アキエムし一夕方式では本方式＋ストア命令（
２バイト）の計１４バイトである。従って、本方式では
ゼネラルレジスタ方式に比べてプ宵グラムサイズは１２
／１５つｔ Ｊ） ４１５ に圧縮できる。
２バイト）の計１４バイトである。従って、本方式では
ゼネラルレジスタ方式に比べてプ宵グラムサイズは１２
／１５つｔ Ｊ） ４１５ に圧縮できる。
１１４ 表
また、前述した暗黙レジスタ方式と比べた場合、例えに
シフト命令や論理演算命令が、この暗黙レジスタ方式で
はアキ異本レータ（すなわち１個のレジスタのみ）でし
かで１ｉ麦いのに対して、本方式ではすべてのレジスタ
にて可能であり、そのために命令体系ははるかに簡単な
ものとなる。嘔らに、一般に外部メモリに対して高速の
ゼネラルレジスタ数を従来に比べて何十倍も大きくして
いるので、システム有ｌｌＪＨＭの面の刹点線計如知れ
ない。
シフト命令や論理演算命令が、この暗黙レジスタ方式で
はアキ異本レータ（すなわち１個のレジスタのみ）でし
かで１ｉ麦いのに対して、本方式ではすべてのレジスタ
にて可能であり、そのために命令体系ははるかに簡単な
ものとなる。嘔らに、一般に外部メモリに対して高速の
ゼネラルレジスタ数を従来に比べて何十倍も大きくして
いるので、システム有ｌｌＪＨＭの面の刹点線計如知れ
ない。
上述した説明では本発明を単アキュムレータ方式からの
発展としてとらえて来たが、ゼネラルレジスタ方式から
の発展として見直すこともできる。その場合には、今迄
述べてきたロード命令をデステイネーシ璽ン（目的）レ
ジスタのアナイン（ＡＳＳＩＧＮ）命令と考えれば嵐い
。／）ｔカ、一般にはゼネラルレジスタ方式ではＯＰ
ｅ ＲＤ ｅ Ｒｇ と表わぢれるものを ＡＳＳＩＧＮ Ｒｎ ０Ｐ （ＲＤ）、Ｒ８ ０Ｐ （ＲＤ）、Ｒ８ として表わすことができ、次のアナイン命令が米る迄社
、デステイネーシ菖ンレジスタハ指定嘔れたものが続く
と考えて良い。
発展としてとらえて来たが、ゼネラルレジスタ方式から
の発展として見直すこともできる。その場合には、今迄
述べてきたロード命令をデステイネーシ璽ン（目的）レ
ジスタのアナイン（ＡＳＳＩＧＮ）命令と考えれば嵐い
。／）ｔカ、一般にはゼネラルレジスタ方式ではＯＰ
ｅ ＲＤ ｅ Ｒｇ と表わぢれるものを ＡＳＳＩＧＮ Ｒｎ ０Ｐ （ＲＤ）、Ｒ８ ０Ｐ （ＲＤ）、Ｒ８ として表わすことができ、次のアナイン命令が米る迄社
、デステイネーシ菖ンレジスタハ指定嘔れたものが続く
と考えて良い。
また、本発明は上記アサイン命令の簡略形も考えられる
。例えばオペレーシコンコー）ＯＰの８ビツトのうちの
１ビツトを用いて、そのビットが立った（オンになる）
時に、狐在Ｏデスティネーションレジスタを一瞥地進め
る等のこともできる。さらに、アサイン命令をソースレ
ジスタのアサイン命令とすることもできる０また、プロ
グラマはゼネラルレジスタ方式だと思ってプログラムを
作成し、コンパイラがアナイン命令を一生するようにし
ても良く、その他種々の変形が可能で６る０ 〔発明の効果〕 上述したように本発明の省略命令制御装置によれば、前
述したように命令サイズを短縮できるので、このような
命令サイズを含むプルグラムを用いれば、従来に比べて
メモリサイズを最大２／３〜４１５に縮少できる。しか
も、ゼネラルレジスタを多く設けることが可能となり、
このゼネラルレジスタは外部メモリに比ベスピードは約
３倍と速いので、＝ンビュータのシステム効率を向上１
せることができる。
。例えばオペレーシコンコー）ＯＰの８ビツトのうちの
１ビツトを用いて、そのビットが立った（オンになる）
時に、狐在Ｏデスティネーションレジスタを一瞥地進め
る等のこともできる。さらに、アサイン命令をソースレ
ジスタのアサイン命令とすることもできる０また、プロ
グラマはゼネラルレジスタ方式だと思ってプログラムを
作成し、コンパイラがアナイン命令を一生するようにし
ても良く、その他種々の変形が可能で６る０ 〔発明の効果〕 上述したように本発明の省略命令制御装置によれば、前
述したように命令サイズを短縮できるので、このような
命令サイズを含むプルグラムを用いれば、従来に比べて
メモリサイズを最大２／３〜４１５に縮少できる。しか
も、ゼネラルレジスタを多く設けることが可能となり、
このゼネラルレジスタは外部メモリに比ベスピードは約
３倍と速いので、＝ンビュータのシステム効率を向上１
せることができる。
図面は本発明の一実施例に係る省略命令制御１・・・ア
キｚムレータ、２・・・一時レジスタ、３・・・演算回
路（ＡＬＵ）、４・・・フラグレジスタ、５・・・命令
レジスタ、６・・・命令デコーダ、１・・・り（をング
＠＝ントロール回路、８・・・レジスタ群、９・・・レ
ジスタ選択回路、１０・・・バス、１１・・・命令制御
回路、１２・・・レイテストレジスタ番号格納レジスタ
、１１・・・スイッチ回路、ＤＢ・・・検出信号。
キｚムレータ、２・・・一時レジスタ、３・・・演算回
路（ＡＬＵ）、４・・・フラグレジスタ、５・・・命令
レジスタ、６・・・命令デコーダ、１・・・り（をング
＠＝ントロール回路、８・・・レジスタ群、９・・・レ
ジスタ選択回路、１０・・・バス、１１・・・命令制御
回路、１２・・・レイテストレジスタ番号格納レジスタ
、１１・・・スイッチ回路、ＤＢ・・・検出信号。
Claims (2)
- （１）プログラム命令のデコード手段と命令実行手段と
１有するコンピュータにおいて、前記デコード手段が所
定命令をデコードした時、その命令中に含まれるレジス
タ番号を保持する手段及び前回の所定命令のデコード時
に上記保持手段に保持されていたレジスタ番号を選択す
るスイッチ手段を肩してなる命令制御回路と、この命令
制御回路により指定される複数個のゼネラルレジスタ群
とを設け、上記保持内容に基づいて以後の命令に対して
暗黙のレジスタ指定を行って命令サイズの短縮を行なう
ことを４１微とするコンピュータの省略命令制御装置０ - （２）単アキュムレータ方式のコンピュータの場合、前
記デコード手段がロード命令をデコードした時、前記館
令制御回路は、そのロード命令中のアドレスを保持手数
に保持し、次のロー Ｆ命令にお１て、上記保持したア
ドレスを前記スイッチ手段により選択し、このアドレス
により指定されたレジスタに７キユムレータの内容を格
納した後、前記スイッチ手段により前記法のロード命令
中のアドレスを選択して通常のロード命令を実行させる
ようにしたことを４１１徴とする特許請求の範囲第（１
）項記載の・ンビーータの省略命令制御装置・体） 複
数個のゼネラルレジスタを有するコンピュータの墳合、
前記デコード手段が７サイン命令を検出した時、前記命
令制御回路はデスティネーションレジスタを指定し、そ
の指定を次めアサイン命令が来る迄持続させるようにし
たことを特徴とする特許請求の範囲第（１）項記載のコ
ンピュータの省略命令制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019321A JPS58137047A (ja) | 1982-02-09 | 1982-02-09 | コンピユ−タの省略命令制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019321A JPS58137047A (ja) | 1982-02-09 | 1982-02-09 | コンピユ−タの省略命令制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58137047A true JPS58137047A (ja) | 1983-08-15 |
Family
ID=11996136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57019321A Pending JPS58137047A (ja) | 1982-02-09 | 1982-02-09 | コンピユ−タの省略命令制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58137047A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0170284A2 (en) * | 1984-08-02 | 1986-02-05 | Nec Corporation | Microcomputer |
| EP0220682A2 (en) * | 1985-10-25 | 1987-05-06 | Hitachi, Ltd. | Data processing system |
| JPH01131946A (ja) * | 1987-08-31 | 1989-05-24 | Seiko Epson Corp | マイクロコンピュータ |
| JPH0527970A (ja) * | 1991-07-18 | 1993-02-05 | Seikosha Co Ltd | 演算装置 |
| US6189086B1 (en) | 1996-08-07 | 2001-02-13 | Ricoh Company Ltd. | Data processing apparatus |
-
1982
- 1982-02-09 JP JP57019321A patent/JPS58137047A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0170284A2 (en) * | 1984-08-02 | 1986-02-05 | Nec Corporation | Microcomputer |
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