JPH0465738A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH0465738A JPH0465738A JP2178267A JP17826790A JPH0465738A JP H0465738 A JPH0465738 A JP H0465738A JP 2178267 A JP2178267 A JP 2178267A JP 17826790 A JP17826790 A JP 17826790A JP H0465738 A JPH0465738 A JP H0465738A
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- Japan
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- data
- memory cell
- cell array
- memory
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- 230000015654 memory Effects 0.000 claims abstract description 72
- 238000003491 array Methods 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 238000013500 data storage Methods 0.000 description 2
- 230000005055 memory storage Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はメモリ装置に関し、特にアクセスデータの型式
を柔軟に変更できるメモリ装置に関するものである。
を柔軟に変更できるメモリ装置に関するものである。
従来技術
従来のメモリ装置では、データビット数とワード数とが
固定されている。例えば、全容量が６４にビットのメモ
リでは、１６にワード×４ビットか、３２にワード×２
ビットか、６４にワード×１ビット分かの３通りのデー
タ格納型式があり、ハードウェアの設計時にこの３通り
のうちの１つが固定的に設定されるものである。
固定されている。例えば、全容量が６４にビットのメモ
リでは、１６にワード×４ビットか、３２にワード×２
ビットか、６４にワード×１ビット分かの３通りのデー
タ格納型式があり、ハードウェアの設計時にこの３通り
のうちの１つが固定的に設定されるものである。
従って、上記３通りのデータ格納型式が必要な場合には
、この３通りの型式のメモリ装置を夫々独自に設計して
準備する必要がある。
、この３通りの型式のメモリ装置を夫々独自に設計して
準備する必要がある。
発明の目的
そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、デ
ータ１ワード当りのビット数を変更自在として、アクセ
スデータ型式に柔軟に対応することが可能なメモリ装置
を提供することにある。
くなされたものであって、その目的とするところは、デ
ータ１ワード当りのビット数を変更自在として、アクセ
スデータ型式に柔軟に対応することが可能なメモリ装置
を提供することにある。
発明の構成
本発明によるメモリ装置は、互いに同一容量の複数のメ
モリセルアレイと、チップセレクト信号入力ピンと、前
記メモリセルアレイ内のアドレスを指定するアドレス入
力ピンと、データアクセス用のデータピンと、アクセス
データのワード数と１ワード当りのビット数とを指定す
るメモリ構成選択指定ピンと、前記メモリ構成選択指定
ピンに印加された指定信号と前記データピンの少なくと
も１つのピンの信号とに応じて、前記チップセレクト信
号を前記メモリセルアレイのアレイ選択アドレスとして
前記メモリセルアレイに選択的に供給するメモリセルア
レイ選択手段と、前記メモリセルアレイ選択手段により
選択されているメモリセルアレイに対して前記データピ
ンの残余のピンに印加されている書込みデータを供給し
、前記選択されているメモリセルアレイからの読出しデ
ータを前記残余のピンへ供給するデータ選択手段とを含
むことを特徴とするメモリ装置が得られる。
モリセルアレイと、チップセレクト信号入力ピンと、前
記メモリセルアレイ内のアドレスを指定するアドレス入
力ピンと、データアクセス用のデータピンと、アクセス
データのワード数と１ワード当りのビット数とを指定す
るメモリ構成選択指定ピンと、前記メモリ構成選択指定
ピンに印加された指定信号と前記データピンの少なくと
も１つのピンの信号とに応じて、前記チップセレクト信
号を前記メモリセルアレイのアレイ選択アドレスとして
前記メモリセルアレイに選択的に供給するメモリセルア
レイ選択手段と、前記メモリセルアレイ選択手段により
選択されているメモリセルアレイに対して前記データピ
ンの残余のピンに印加されている書込みデータを供給し
、前記選択されているメモリセルアレイからの読出しデ
ータを前記残余のピンへ供給するデータ選択手段とを含
むことを特徴とするメモリ装置が得られる。
実施例
次に、本発明の実施例を図面を用いて詳細に説明する。
第１図は本発明の実施例のシステムブロック図である。
本例では、１６にワード×１ビットの容量型式の４個の
メモリセルアレイ＃０〜＃３を用い、第２図（Ａ）〜（
Ｃ）に示す如く、１６にワード×４ビット、３２にワー
ド×２ビット、６４にワード×１ビットの各型式に柔軟
に対応させるものである。
メモリセルアレイ＃０〜＃３を用い、第２図（Ａ）〜（
Ｃ）に示す如く、１６にワード×４ビット、３２にワー
ド×２ビット、６４にワード×１ビットの各型式に柔軟
に対応させるものである。
これ等３通りのメモリデータ型式に応じてアクセスされ
るべきメモリセルアレイを特定するためにメモリセルア
レイ選択回路１と、同様に特定されたメモリセルアレイ
に対するアクセスデータ（書込み、読出しデータ）を、
アクセスデータ入出力ピン及びアクセスメモリセルアレ
イに選択的に供給するアクセスデータ選択回路２とが設
けられている。
るべきメモリセルアレイを特定するためにメモリセルア
レイ選択回路１と、同様に特定されたメモリセルアレイ
に対するアクセスデータ（書込み、読出しデータ）を、
アクセスデータ入出力ピン及びアクセスメモリセルアレ
イに選択的に供給するアクセスデータ選択回路２とが設
けられている。
メモリ装置の入出力ピンとしては、以下の各ピンが設け
られている。チップセレクト信号入力用のＣＳピン（１
本）と、第２図（Ａ）〜（Ｃ）に示したメモリ構成（デ
ータ型）を選択指定するための２ビット信号Ｓｏ、Ｓｌ
を印加するメモリ構成選択ピン（２本）と、ライトイネ
ーブル用のＷＥピン（１本）と、アクセスデータ入出力
用の４ビツトＤＯ〜Ｄ３のデータピン（４本）と、メモ
リセルアレイ内のアドレス（０〜１６に−１の１つを指
定）ＡＯ〜Ａ１８用のアドレスピン（１４本）とが設け
られている。
られている。チップセレクト信号入力用のＣＳピン（１
本）と、第２図（Ａ）〜（Ｃ）に示したメモリ構成（デ
ータ型）を選択指定するための２ビット信号Ｓｏ、Ｓｌ
を印加するメモリ構成選択ピン（２本）と、ライトイネ
ーブル用のＷＥピン（１本）と、アクセスデータ入出力
用の４ビツトＤＯ〜Ｄ３のデータピン（４本）と、メモ
リセルアレイ内のアドレス（０〜１６に−１の１つを指
定）ＡＯ〜Ａ１８用のアドレスピン（１４本）とが設け
られている。
メモリセルアレイ選択回路１は、ＣＳピンと、メモリ構
成選択ピンＳｏ、Ｓｔと、データピンＤＯ〜Ｄ８ （
本実施例ではＤ２．Ｄ３の２本）とを入力とし、ＣＳピ
ンに印加されたチップセレクト信号を、第２図（Ａ）〜
（Ｃ）のデータ型式に応じて必要なメモリセルアレイの
チップセレクト１０〜１３として選択的に出力するもの
である。
成選択ピンＳｏ、Ｓｔと、データピンＤＯ〜Ｄ８ （
本実施例ではＤ２．Ｄ３の２本）とを入力とし、ＣＳピ
ンに印加されたチップセレクト信号を、第２図（Ａ）〜
（Ｃ）のデータ型式に応じて必要なメモリセルアレイの
チップセレクト１０〜１３として選択的に出力するもの
である。
例えば、第２図（Ｂ）に示す３２にワード×２ビットの
型式では、アドレス幅は１５ビツト必要となるが、本来
のアドレスＡＯ〜Ａ１３の１４ビツトにデータピンＤ８
をアドレスとして転用することにより、１５ビツト幅を
確保するのである。すなわち、本来の１４ビツトのアド
レスＡＯ〜Ａ１３を各メモリセルアレイ内のアドレス（
０〜１６に−１の１つが指定可能）として用い、データ
ピンＤ３の１ビツトにより、アドレス空間０〜１６に−
１と１６に〜３２に−１との２つの空間のいずれか（す
なわちメモリセルアレイ＃０．＄２のグループか＃１．
＃３のグループのいずれか）を選択するアドレスとして
用いるのである。
型式では、アドレス幅は１５ビツト必要となるが、本来
のアドレスＡＯ〜Ａ１３の１４ビツトにデータピンＤ８
をアドレスとして転用することにより、１５ビツト幅を
確保するのである。すなわち、本来の１４ビツトのアド
レスＡＯ〜Ａ１３を各メモリセルアレイ内のアドレス（
０〜１６に−１の１つが指定可能）として用い、データ
ピンＤ３の１ビツトにより、アドレス空間０〜１６に−
１と１６に〜３２に−１との２つの空間のいずれか（す
なわちメモリセルアレイ＃０．＄２のグループか＃１．
＃３のグループのいずれか）を選択するアドレスとして
用いるのである。
そこで、メモリセルアレイ選択回路１は第３図の如き回
路構成とされており、アンドゲートとノアゲートとの組
合せにより、各メモリセルアレイ＃０〜＃３へのチップ
セレクト信号１０〜１３を選択的に生成するようになっ
ている。
路構成とされており、アンドゲートとノアゲートとの組
合せにより、各メモリセルアレイ＃０〜＃３へのチップ
セレクト信号１０〜１３を選択的に生成するようになっ
ている。
例エバ、′ｓ２図（Ｂ）に示した３２に’７−ドＸ２ビ
ツト構成とする場合、メモリ構成選択ピン信号は（８口
、５Ｌ）−（０，１）となり、３ビツトのデータピンの
うちＤ３の信号をメモリセルアレイ選択用アドレス信号
として使用する。
ツト構成とする場合、メモリ構成選択ピン信号は（８口
、５Ｌ）−（０，１）となり、３ビツトのデータピンの
うちＤ３の信号をメモリセルアレイ選択用アドレス信号
として使用する。
Ｄ３−〇ならば、第３図のメモリセルアレイ選択回路１
の出力１０及び１２がアクティブとなり、外部からのチ
ップセレクト信号Ｃ８がメモリセルアレイ＃０．＃２へ
供給される。Ｄ３−１ならば、メモリセルアレイ選択回
路１の出力１１及び１３がアクティブとなって、外部か
らのチップセレクト信号Ｃ８がメモリセルアレイ＄１．
＃３へ供給されることになる。
の出力１０及び１２がアクティブとなり、外部からのチ
ップセレクト信号Ｃ８がメモリセルアレイ＃０．＃２へ
供給される。Ｄ３−１ならば、メモリセルアレイ選択回
路１の出力１１及び１３がアクティブとなって、外部か
らのチップセレクト信号Ｃ８がメモリセルアレイ＄１．
＃３へ供給されることになる。
この場合、Ｄ３をアドレスのＭＳＢと考えると、Ｄ３−
〇のとき、（Ｄ３．ＡＯ，・・・、Ａ１３）により指定
されるアドレスは、０〜１６に−１までであり、このア
ドレス空間は、メモリセルアレイ＃０、＃２となる。ま
た、Ｄ３−１の場合、（Ｄ３゜ＡＯ，・・・、Ａ１３）
により指定されるアドレス空間はメモリセルアレイ＃１
．＃３となる。
〇のとき、（Ｄ３．ＡＯ，・・・、Ａ１３）により指定
されるアドレスは、０〜１６に−１までであり、このア
ドレス空間は、メモリセルアレイ＃０、＃２となる。ま
た、Ｄ３−１の場合、（Ｄ３゜ＡＯ，・・・、Ａ１３）
により指定されるアドレス空間はメモリセルアレイ＃１
．＃３となる。
このとき、メモリセルアレイに対するアクセスデータ（
２ビツト）はデータピンＤ３以外の２つのピンＤＯ，Ｄ
ｌが用いられ、これ等２つのピンＤＯとＤＩと、対応す
るメモリセルアレイの人出力ピンとが接続される必要が
ある。
２ビツト）はデータピンＤ３以外の２つのピンＤＯ，Ｄ
ｌが用いられ、これ等２つのピンＤＯとＤＩと、対応す
るメモリセルアレイの人出力ピンとが接続される必要が
ある。
そこで、アクセスデータ選択回路２が設けられている。
このアクセスデータ選択回路２はＷＥピンと、メモリ構
成選択ピンＳＯ〜Ｓｌと、データピンＤＯ〜Ｄ３とを入
力とし、第４図の回路構成となっている。
成選択ピンＳＯ〜Ｓｌと、データピンＤＯ〜Ｄ３とを入
力とし、第４図の回路構成となっている。
（Ｓｏ 、 ＳＬ ） −（０，１）の場合、ＷＥ−
０（書込み）ならば、トライステートバッファ４４゜４
５の出力２０．２１にＤＯのデータが導出され、トライ
ステートバッファ４６．４７の出力２２゜２３にＤＩの
データが導出される。
０（書込み）ならば、トライステートバッファ４４゜４
５の出力２０．２１にＤＯのデータが導出され、トライ
ステートバッファ４６．４７の出力２２゜２３にＤＩの
データが導出される。
つまり、データＤＯは、アドレス０〜１６に−１までは
メモリセルアレイ＃０に書込まれ、アドレス１６に〜３
２に−１まではメモリセルアレイ＃１に書込まれる。ま
た、データＤ１は、アドレスＯ〜１６に−１まではメモ
リセルアレイ＃２に書込まれ、アドレス１６に〜３２に
−１まではメモリセルアレイ＃３に書込まれることにな
る。
メモリセルアレイ＃０に書込まれ、アドレス１６に〜３
２に−１まではメモリセルアレイ＃１に書込まれる。ま
た、データＤ１は、アドレスＯ〜１６に−１まではメモ
リセルアレイ＃２に書込まれ、アドレス１６に〜３２に
−１まではメモリセルアレイ＃３に書込まれることにな
る。
次に、ＷＥ−１（読出し）の場合につき説明する。この
場合には、第４図の論理ゲート４０〜４３によりメモリ
セルアレイからの読出しデータを所定の人出力データピ
ンＤｏ、Ｄｉへ供給する様に制御している。この論理ゲ
ート４０〜４３を１つの選択ゲートとみなして、その入
出力関係を示す真理値表を第５図に示す。図において、
ＲＯ〜Ｒ８は各メモリセル＃０〜＃３の読出しデータで
あり、Ｚは高インピーダンス状態を示し、Ｘは不定であ
ることを示す。
場合には、第４図の論理ゲート４０〜４３によりメモリ
セルアレイからの読出しデータを所定の人出力データピ
ンＤｏ、Ｄｉへ供給する様に制御している。この論理ゲ
ート４０〜４３を１つの選択ゲートとみなして、その入
出力関係を示す真理値表を第５図に示す。図において、
ＲＯ〜Ｒ８は各メモリセル＃０〜＃３の読出しデータで
あり、Ｚは高インピーダンス状態を示し、Ｘは不定であ
ることを示す。
第５図の真理値表から明らかな如く、（ＳＯｌＳｌ ）
−（０，１）でＷＥ−１の場合には、メモリセルアレイ
＃０からの読出しデータＲＯがアドレス０〜１６に−１
までのデータＤＯとなり、メモリセルアレイ＃１からの
読出しデータＲ１がアドレス１６に〜３２に−１までの
データＤＯとなる。
−（０，１）でＷＥ−１の場合には、メモリセルアレイ
＃０からの読出しデータＲＯがアドレス０〜１６に−１
までのデータＤＯとなり、メモリセルアレイ＃１からの
読出しデータＲ１がアドレス１６に〜３２に−１までの
データＤＯとなる。
また、メモリセルアレイ＃２からの読出しデータがアド
レス０〜１６に−１までのデータＤ１となり、メモリセ
ルアレイ＃３からの読出しデータがアドレス１６に〜３
２に−１までのデータＤＩとなる。
レス０〜１６に−１までのデータＤ１となり、メモリセ
ルアレイ＃３からの読出しデータがアドレス１６に〜３
２に−１までのデータＤＩとなる。
尚、第４図の論理ゲート４０〜４３の具体例は極めて複
雑な回路構成となるために、第５図に真理値表のみを示
すに止めるが、当業者であれば、この真理値表により、
論理ゲートを実現することは容易である。
雑な回路構成となるために、第５図に真理値表のみを示
すに止めるが、当業者であれば、この真理値表により、
論理ゲートを実現することは容易である。
上記においては、（ＳＯ、Ｓｌ ）−（０，１）の３２
にワード×２ビットの型式について述べたが、（ＳＯ、
Ｓｌ ）−（０，Ｏ）の１６にワード×４ビット及び（
Ｓｏ 、ＳＬ ）−（１，Ｘ）の６４にワード×１ビッ
トの各場合についても、同様な動作がなされる。
にワード×２ビットの型式について述べたが、（ＳＯ、
Ｓｌ ）−（０，Ｏ）の１６にワード×４ビット及び（
Ｓｏ 、ＳＬ ）−（１，Ｘ）の６４にワード×１ビッ
トの各場合についても、同様な動作がなされる。
これ等各基金についても、信号ピン、モード、メモリ構
成等の関係を第５図〜第８図に示してまとまでいる。
成等の関係を第５図〜第８図に示してまとまでいる。
尚、本実施例では、各メモリセルを１６にワード×１ビ
ットのものとしているが、これは説明の簡単化を図るた
めであって、一般にｍｋワード×ｎビットのメモリセル
を複数個用いた場合に広く応用できることは明らかであ
る。
ットのものとしているが、これは説明の簡単化を図るた
めであって、一般にｍｋワード×ｎビットのメモリセル
を複数個用いた場合に広く応用できることは明らかであ
る。
発明の効果
叙上の如く、本発明によれば、−個のハードウェアから
なるメモリ装置を、制御信号及びデータピンの使用変更
により種々のデータ型式のメモリとして変化自在とし得
るので、メモリ使用の柔軟性が大幅に向上するという効
果かある。
なるメモリ装置を、制御信号及びデータピンの使用変更
により種々のデータ型式のメモリとして変化自在とし得
るので、メモリ使用の柔軟性が大幅に向上するという効
果かある。
第１図は本発明の実施例のシステム構成図、２図（Ａ）
〜（Ｃ）はメモリ格納データの変更例を夫々示す図、第
３図はメモリセルアレイ選択回路１の具体例を示す図、
第４図はアクセスデータ選択回路２の具体例を示す図、
第５図はアクセスデータ選択回路２内の論理ゲート４０
〜４３の動作を示す真理値表、第６図は信号（Ｓｏ、Ｓ
ｌ）とメモリ構成との関係を示す図、第７図は信号（Ｓ
Ｏ，Ｓｌ）とアクセスデータとの関係を示す図、第８図
は信号（Ｓｏ、ＳＬ）とアクセスアドレス空間との関係
を示す図である。 主要部分の符号の説明
〜（Ｃ）はメモリ格納データの変更例を夫々示す図、第
３図はメモリセルアレイ選択回路１の具体例を示す図、
第４図はアクセスデータ選択回路２の具体例を示す図、
第５図はアクセスデータ選択回路２内の論理ゲート４０
〜４３の動作を示す真理値表、第６図は信号（Ｓｏ、Ｓ
ｌ）とメモリ構成との関係を示す図、第７図は信号（Ｓ
Ｏ，Ｓｌ）とアクセスデータとの関係を示す図、第８図
は信号（Ｓｏ、ＳＬ）とアクセスアドレス空間との関係
を示す図である。 主要部分の符号の説明
Claims (1)
- （１）互いに同一容量の複数のメモリセルアレイと、チ
ップセレクト信号入力ピンと、前記メモリセルアレイ内
のアドレスを指定するアドレス入力ピンと、データアク
セス用のデータピンと、アクセスデータのワード数と１
ワード当りのビット数とを指定するメモリ構成選択指定
ピンと、前記メモリ構成選択指定ピンに印加された指定
信号と前記データピンの少なくとも１つのピンの信号と
に応じて、前記チップセレクト信号を前記メモリセルア
レイのアレイ選択アドレスとして前記メモリセルアレイ
に選択的に供給するメモリセルアレイ選択手段と、前記
メモリセルアレイ選択手段により選択されているメモリ
セルアレイに対して前記データピンの残余のピンに印加
されている書込みデータを供給し、前記選択されている
メモリセルアレイからの読出しデータを前記残余のピン
へ供給するデータ選択手段とを含むことを特徴とするメ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178267A JPH0465738A (ja) | 1990-07-05 | 1990-07-05 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178267A JPH0465738A (ja) | 1990-07-05 | 1990-07-05 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0465738A true JPH0465738A (ja) | 1992-03-02 |
Family
ID=16045499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2178267A Pending JPH0465738A (ja) | 1990-07-05 | 1990-07-05 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0465738A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998035293A1 (fr) * | 1997-02-07 | 1998-08-13 | T.I.F. Co., Ltd. | Systeme de memoire |
| JP2017532637A (ja) * | 2014-09-26 | 2017-11-02 | インテル・コーポレーション | 低電力メモリデバイスのための共通ダイの実装 |
-
1990
- 1990-07-05 JP JP2178267A patent/JPH0465738A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998035293A1 (fr) * | 1997-02-07 | 1998-08-13 | T.I.F. Co., Ltd. | Systeme de memoire |
| JP2017532637A (ja) * | 2014-09-26 | 2017-11-02 | インテル・コーポレーション | 低電力メモリデバイスのための共通ダイの実装 |
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