KR100211146B1 - 레지스터 억세스 방법 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야

레지스터 억세스 방법.

2. 발명이 해결하려고 하는 기술적 과제

하나의 어드레스핀으로 인가되는 어드레스 신호로 다수개의 레지스터를 억세스할 수 있는 방법을 제공함에 있다.

3. 발명의 해결방법의 요지

개선된 레지스터 억세스 방법은 입력되는 어드레스 신호의 논리 레벨에 따라 한 레지스터를 억세스하여 각 비트의 값을 제1상태 또는 제2상태로 설정하고 그 설정된 값에 따라 상기 레지스터에 부속된 레지스터를 각기 인에이블하는 것을 특징으로 한다.

4. 발명의 중요한 용도

레지스터를 억세스하는 방법으로써 사용된다.

Description

레지스터 억세스 방법

제1도는 종래의 레지스터 억세스 방법을 설명하기 위해 제시된 회로도.

제2도는 본 발명에 따른 레지스터 억세스 방법을 설명하기 위한 도면.

본 발명은 하나의 어드레스핀으로 인가되는 어드레스 신호로 다수개의 레지스터를 억세스할 수 있는 방법에 관한 것이다.

일반적으로, 마이크로 전자회로에서 데이터가 리드 또는 라이트될 수 있기 위해서는 해당 레지스터를 지정하는 어드레스가 다수의 어드레스 핀을 통해 인가되어야 한다. 예를들어, 8개의 레지스터가 동일칩내에 존재하는 경우에 각각의 레지스터를 선택하기 위해서는 적어도 3개의 어드레스 신호를 필요로 한다. 따라서 이 3개의 신호를 디코딩하여 8개의 신호를 만들고, 이를 각기 하나의 레지스터를 선택하는 신호로서 사용하면 되는 것이다.

제1도에는 3개의 어드레스를 수신하여 8개의 레지스터를 선택하는 종래의 선택회로가 도시되어 있다. 제1도를 참조하면, 3개의 입력단(10, 11, 12)으로 인가되는 각 어드레스 신호는 인버터들 I1-3 및 8개의 낸드 게이트 NAND1-8를 통하여 8종류의 선택신호로서 제공된다. 예를들어, 8번째의 선택신호 SEL7는 노아 게이트 NOR1의 일측입력으로 인가되어 8개중 하나의 레지스터인 플립플롭 F1의 클럭을 결정한다. 따라서, 종래에는 N(여기서 N은 자연수)개의 레지스터를 선택하기 위해서는 Log₂N개의 어드레스 핀이 할당되어야 한다. 예를들어, 레지스터로서 플립플롭을 8개 가지는 경우에 3개의 어드레스 핀이 필요하게 된다.

따라서, 설계상의 제약으로 인하여 칩의 외부핀 수가 부족하여 어드레스 핀을 소수개로 제한하는 경우에는 모든 레지스터를 선택할 수 없게 된다. 즉, 어드레스 핀을 2개로 제한하는 경우에는 8개의 레지스터를 모두 선택할 수 없게 되는 것이다. 이러한 제약은 칩의 설계를 어렵게 만들며 칩의 사이즈를 간소화 하는데 있어서 문제점으로서 작용한다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 개선된 레지스터 억세스 방법을 제공함에 있다.

본 발명의 다른 목적은 하나의 어드레스핀으로 인가되는 어드레스 신호로 다수개의 레지스터를 억세스할 수 있는 개선된 방법을 제공함에 있다.

상기의 목적들을 달성하기 위하여 데이터를 저장하기 위한 레지스터를 억세스하기 위한 본 발명의 방법은,

하나의 어드레스 입력핀을 통해 입력되는 어드레스 신호의 논리 레벨에 따라 쌍으로 구비된 메인 레지스터중의 하나를 억세스하여 각 비트의 값을 제1상태 또는 제2상태로 설정한 후, 그 설정된 값에 따라 상기 메인 레지스터에 부속된 서브 레지스터중의 하나가 억세스되게 하여 데이터가 대응되는 서브 레지스터에 저장되도록 하는 것을 특징으로 한다.

상기한 본 발명의 방법에 따르면, 하나의 어드레스핀으로 인가되는 어드레스 신호로 다수개의 레지스터를 억세스할 수 있는 효과가 있다.

이하에서는 본 발명의 바람직한 일실시예의 방법이 첨부된 회로 도면과 함께 설명될 것이다. 다음의 설명에서, 그러한 구성에 대한 상세한 항목들이 본 발명의 보다 철저한 이해를 제공하기 위해 자세하게 설명된다. 그러나, 당해 기술분야에 숙련된 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 실시될 수 있다는 것이 명백할 것이다. 또한, 잘 알려진 레지스터의 특징 및 구성들은 본 발명을 모호하지 않게 하기 위해 상세히 설명하지 않는다.

먼저, 제2도를 참조하면, 하나의 메인 레지스터의 각 비트에 대응되어 연결된 8개의 서브 레지스터 20-27가 나타나 있다. 상기 제2도의 구조와 동일한 구조가 상기 제2도의 하부에 하나 더 있다고 할 경우, 편의상 상기 제2도에 보여지는 메인 레지스터를 A레지스터라 하고, 미 도시된 하부의 메인 레지스터를 B레지스터라고 하자. 이러한 경우에 상기 B레지스터의 각 비트에도 제2도와 같이 대응되어 연결된 8개의 서브 레지스터가 있음은 물론이다. 이러한 구성에서, 상기 A레지스터는, 하나의 어드레스 핀을 통해 인가되는 어드레스신호 A0의 레벨이 논리 0인 동안에 상기 A레지스터의 비트 0자리의 값이 하이1로 설정되어 있으면 제1레지스터 20에 대한 선택 클럭신호를 발생시킨다. 이에 따라 데이터 라인을 통하여 입력되는 데이터는 상기 제1레지스터 20내에 라이트 된다. 즉, 제1레지스터 20에 어떤 데이터 값을 라이트하고자 하는 경우에는 상기 A레지스터의 비트 0자리에 논리 1을 먼저 설정하고 그 다음에 그에 대응되는 제1레지스터 20에 데이터 값을 라이트하는 것이다. 마찬가지로, 제2레지스터 21에 어떤값을 라이트하기 위해서는 상기 A레지스터의 비트 1자리에 하이를 쓰고 나머지 비트자리에는 0을 넣는다. 상기 비트 1자리에 하이를 라이트한 뒤, 다음의 라이트 신호와 함께 입력되는 라이트 데이터는 제2레지스터 21에 쓰여진다. 이와 같이, 하나의 어드레스 입력핀을 통해 입력되는 어드레스 신호의 논리 레벨에 따라 쌍으로 구비된 메인 레지스터중의 하나를 억세스하여 각 비트의 값을 하이상태 또는 로우상태로 설정한후, 그 설정된 값에 따라 상기 메인 레지스터에 부속된 서브 레지스터중의 하나가 억게스되게 하는 것이다.

같은 방법으로, 상기 입력 어드레스 값이 0인 동안에 8개의 레지스터까지 억세스가 가능하므로, 입력 어드레스 값이 1인동안에도 B레지스터의 8개중 1비트만을 하이값으로 설정하여 그에 따른 8개의 레지스터를 모두 억세스할 수 있게 된다.

상기한 본 발명에 따른 방법으로 레지스터를 구성하여 억세스하면 한 개의 어드레스 핀을 통해서도 16개까지의 레지스터를 선택할 수 있다.

상술한 바와 같은 본 발명에 따르면, 하나의 어드레스핀으로 인가되는 어드레스 신호로 다수개의 레지스터를 억세스할 수 있는 효과가 있으므로, 회로의 설계시 외부핀의 제약을 회피할 수 있는 이점이 있다.

Claims (3)

1. 데이터를 저장하기 위한 레지스터를 억세스하기 위한 방법에 있어서: 하나의 어드레스 입력핀을 통해 입력되는 어드레스 신호의 논리 레벨에 따라 쌍으로 구비된 메인 레지스터중의 하나를 억세스하여 각 비트의 값을 제1상태 또는 제2상태로 설정한 후, 그 설정된 값에 따라 상기 메인 레지스터에 부속된 서브 레지스터중의 하나가 억세스되게 하여 데이터가 대응되는 서브 레지스터에 저장되도록 하는 것을 특징으로 하는 방법.
2. 제1항에 있어서, 상기 제1상태가 논리 하이인 경우에 제2상태는 논리 로우임을 특징으로 하는 방법.
3. 제1항에 있어서, 상기 부속된 레지스터의 개수는 하나의 어드레스 핀당 16개로 구성됨을 특징으로 하는 방법.