JPH03233648A - メモリ構成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データを記憶するメモリ構成方式に係わり、
特に、データを記憶するメモリ素子のビット毎にアドレ
スを付し、指定されたアドレスから連続する所定のビッ
ト長のデータをアクセスするメモリ構成に関する。

［従来の技術］ 従来、データを記憶するメモリ素子のビット毎にアドレ
スを付し、指定されたアドレスから連続する所定のビッ
ト長のデータを一度にアクセスするメモリ構成として、
特公平１−２０５１１号公報に示された方式が提案され
ている。

上記のメモリ構成方式においては、ビット単位でアクセ
スされる複数個のメモリ素子毎にアドレスセレクタが設
けられ、このアドレスセレクタによって、アドレス値が
１だけ異なる２種類のアドレスから一方のアドレスが選
択されて、メモリ素子に入力されるので、指定されたア
ドレスから始まる一連のアドレスに対して、−度のアク
セスにより、データを書き込みあるいは読み出しを可能
にしている。７したがって、任意のアドレスのデータの
アクセスを高速に行うことが出来るようになっている。

［発明が解決しようとする課題］ しかしながら、上記のメモリ構成方式では、メモリ素子
に入力されるアドレスがｍビットであれば、入力が２ｍ
ビットで出力がｍビットからなるアドレスセレクタがメ
モリ素子の数と同数個必要となり、メモリ構成における
素子の部品数を増大させることになっている。

本発明は、上記の問題点を解決するためになされたもの
であり、指定されたアドレスから連続する所定のビット
長のデータを一度にアクセスするメモリ構成にあっても
、この−度にアクセスされるデータのビット数と等しい
複数個のメモリ素子に対して、１個のアドレスセレクタ
よりアドレスを入力することにより、任意のアドレスか
らデータを一度にアクセスできるようにして、素子の部
品数の増加を抑えたメモリ構成方式を提供することを目
的とする。

［課題を解決するための手段］ 上記の目的を達成するために本発明は、指定されたアド
レスのメモリ素子にデータを書き込み、またはメモリ素
子からデータを読み出すメモリ構成方式において、デー
タを記憶するメモリ素子のビット毎にアドレスを付すと
ともに、書き込みまたは読み出し可能なデータビット数
の２倍のビット数に対応する、ビット単位でアクセス可
能な２つのグループのメモリ素子を設け、前記データビ
ット数と等しいビット数に対応する一方のグループのメ
モリ素子には外部より入力されたアドレスを入力し、他
方のグループのメモリ素子には該アドレスを１個のアド
レスセレクタを通したアドレスを入力することにより、
前記外部より入力されたアドレスに応じて連続する前記
データビット数のデータをメモリ素子に書き込み、また
は同メモリ素子から読み出すものである。

［作用］ 上記構成によれば、データビット数に等しい個数のメモ
リ群が２グループ設けられたメモリ構成において、一方
のグループのメモリ素子には外部より入力されたアドレ
スそのものが入力され、他方のグループのメモリ素子に
は、１個のアドレスセレクタを通したアドレスが入力さ
れて、前記メモリ素子はビット単位でアクセスされると
共に、外部より入力される指定されたアドレスから連続
する所定のビット長のデータが、−度にアクセスされる
。

［実施例コ 以下、本発明のメモリ構成方式の一実施例について図面
とともに説明する。第１図は同構成方式の回路構成図で
あり、第２図は同構成方式のセレクトコントロール回路
の入出力真理値表を示す図、第３図は同構成方式の２　
ビットローティト回路のビットデータ処理を説明する図
である。

本メモリ構成は、アドレス長（ｍ＋１＋ｎ）ビット、デ
ータ長２　ビットのメモリを構成するもので、不図示の
外部のマイクロプロセッサ等から＜ｍ＋１＋ｎ）ビット
のアドレス信号が与えられるアドレスバス１と、このア
ドレスバス１からのアドレス信号をラッチするメモリア
ドレスレジスタ２と、（ｍ＋１＋ｎ＞ビットのアドレス
信号のうち上位ｍビットの信号が入力されるアドレスセ
レクタ３および加算器４と、この上位ｍビットのアドレ
ス信号がそのまま入力される２ｎ個からなるグループ１
のメモリ素子５ｂと、上記アドレスセレクタ３からｍビ
ットのアドレス信号が入力される２　個からなるグルー
プ０のメモリ素子５ａと、上記（ｍ＋１＋ｎ）ビットの
アドレス信号のうち下位ｎビットの信号が入力されるセ
レクトコントロール回路６および２　ビットローティト
回路７とから構成されている。

メモリ素子５ａ、５ｂは、共に２　×１ビットの記憶容
量を持ち、ビット毎にアドレスが付されている。

加算器４は上位ｍビットの信号に１を加算した信号をア
ドレスセレクタ３に出力し、このアドレスセレクタ３に
は、上記（ｍ＋１＋ｎ）ビットのアドレス信号のうち中
位１ビツトの信号も入力され、同セレクタ３は、この中
位１ビツトの信号が“０”の時に、上位ｍビットの信号
をそのままグループＯのメモリ素子５ａに出力し、同信
号が“１”の時には、加算器４の出力信号をグループ０
のメモリ素子５ａに出力する。

セレクトコントロール回路６には、上記（ｍ＋１＋ｎ）
ビットのうち中位１ビツトの信号も入力され、同回路６
は、（１十ｎ）ビットのアドレス信号を合成すると共に
、上記外部マイクロプロセッサ等からメモリ素子５ａ、
５ｂを制御するメモリアクセス信号８が入力されて、第
２図に示す真理値表に基づいて、グループ０の２　個の
メモリ素子５ａ、および、グループ１の２　個のメモリ
素子５ｂを制御する。したがって、第２図中において、
出力信号の値が“０″に対応する２　個のメモリ素子５
ａ、５ｂが一度にアクセスされる。

ローティト回路７は、同回路７を通して、メモリ素子５
ａ、５ｂのデータを読み書きする２　ビットのデータバ
ス９が接続され、メモリアドレスレジスタ２から入力さ
れるｎビットのアドレス信号により、メモリ素子に入出
力される２　とットデータを、第３図に示すように、ロ
ーティトし、データバス９を通じて入出力する。なお、
第３図中のアドレス値はメモリ素子に入力されるｍビッ
トの値を示している。

次に、上記のように構成されたメモリ構成方式の動作に
ついて、ｍ＝４、ｎ−３の場合を第４図を加えて、さら
に詳しく説明する。第４図は、第１図に示したメモリ構
成の内、主にメモリ素子５ａ、５ｂの部分を示した図で
ある。

メモリ素子群５ａ、５ｂは、２４Ｘ１ビツトのメモリ素
子が２３個からなるグループＯと、同数のグループ１と
から構成される。外部のマイクロプロセッサ等からアド
レスバス１を通じて（４十１＋３）ビットのアドレス信
号（例えば、“００１１００１０”）がメモリアドレス
レジスタ２にラッチされると、上位４ビツトの信号“０
０１１″はアドレスセレクタ３、加算器４、グループ１
のメモリ素子５ｂに入力される。加算器４は、上位４ビ
ツトの信号に１を加算した信号”０１００″をアドレス
セレクタ３に出力する。アドレスセレクタ３は、中位１
ビツトが“０”であるので、グループＯのメモリ素子５
ａに“００１１”の信号を出力する。

（４＋１＋３＞ビットのアドレス信号のうち下位ｎビッ
ト、すなわち、“０１０　”はセレクトコントロール回
路６およびローティト回路７に入力され、セレクトコン
トロール回路６は＜１＋３）ビットの信号、すなわち、
“００１０″　（＝２）の信号により、第２図に示され
た真理値表において、下位ｎビットアドレスが２番地の
行にあるＯに対応するメモリ素子を、−度にアクセスす
るように制御する。すなわち、第４図に示すように、メ
モリ素子５ａのアドレス２番地からメモリ素子５ｂのア
ドレス９番地にある２３ビツトのデータがアクセスされ
る。このアクセスされた２３ビツトのデータは、第３図
で示したように、ローティト回路７でローティトされ、
データバス９を通じて、読み書きされる。

このようにして、アドレス信号を（ｍ＋１＋ｎ）ビット
構成にして、２　×１ビットのメモリ素子を２　個備え
たグループを２つ有するメモリ素子構成において、１つ
のアドレスセレクタから入力されるアドレスでもって、
連続する２　ビットのデータを、−度に高速にアクセス
することができる。

［発明の効果コ 以上のように本発明によれば、メモリ素子のビット毎に
アドレスを付したメモリ構成方式にあって、１個のアド
レスセレクタよりアドレスを入力することにより、指定
されたアドレスから連続する所定のビット長のデータを
一度にアクセスすることができるので、従来のように、
メモリ素子毎にアドレスセレクタを設ける必要がなく、
メモリ構成の部品数の増加を抑えることができる。した
がって、ビットマツプデイスプレィ装置に用いられるメ
モリ構成のように、大量のとットデータを高速に処理す
るメモリ素子構成を必要とする回路の素子削減を図るこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるメモリ構成方式の回路
構成図、第２図は同構成方式のセレクトコントロール回
路の入出力真理値表を示す図、第３図は同構成方式の２
　ビットローティト回路のとットデータ処理を説明する
図、第４図は第１図のメモリ素子の部分を詳細に示した
図である。 １・・・アドレスバス、２・・・メモリアドレスレジス
タ、３・・・アドレスセレクタ、４・・・加算器、５　
ａ　＋５ｂ・・・メモリ素子、６・・・セレクトコント
ロール回路、７・・・２　ビットローティト回路、８・
・・メモリアクセス信号、９・・・データバス。

Claims (1)

【特許請求の範囲】
1. （１）指定されたアドレスのメモリ素子にデータを書き
   込み、またはメモリ素子からデータを読み出すメモリ構
   成方式において、 データを記憶するメモリ素子のビット毎にアドレスを付
   すとともに、書き込みまたは読み出し可能なデータビッ
   ト数の２倍のビット数に対応する、ビット単位でアクセ
   ス可能な２つのグループのメモリ素子を設け、前記デー
   タビット数と等しいビット数に対応する一方のグループ
   のメモリ素子には外部より入力されたアドレスを入力し
   、他方のグループのメモリ素子には該アドレスを１個の
   アドレスセレクタに通したアドレスを入力することによ
   り、前記外部より入力されたアドレスに応じて連続する
   前記データビット数のデータを前記メモリ素子に書き込
   み、または同メモリ素子から読み出すことを特徴とした
   メモリ構成方式。