JPS58111171A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPS58111171A JPS58111171A JP21565381A JP21565381A JPS58111171A JP S58111171 A JPS58111171 A JP S58111171A JP 21565381 A JP21565381 A JP 21565381A JP 21565381 A JP21565381 A JP 21565381A JP S58111171 A JPS58111171 A JP S58111171A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- address information
- data
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロコンビエータ等におけるメモリ空間を
一定値に設定する場合のメモリアクセス方式に関するも
のである。
一定値に設定する場合のメモリアクセス方式に関するも
のである。
一般ニ、アドレスバスを１回使ってデータを書き込める
領域はデータバスの幅によって決定されるビット数分で
、メモリ空間内の任意の１７ドレスで示される場所だけ
である。あるメモリ空間を一定値に設定する為には前記
メモリ空間の総ビット数を前記データバスの幅によって
決定されるビット数で割った数だけアドレスバスの使用
が必要となってくる。画像処理等においては我示装置に
転送するデータを格納しておくメモリ領域は大きなもの
であり、１ｍ面クリア等を行う為にメモリ領域内全体を
一定の値に設定することが頻繁に起きてくる。この時メ
モリ領域内の一部を変史する処理の為にメモリをアクセ
スするのに比べて、メモリ領域内全体を一定の籠に設定
する処理は全アドレスをアクセスしなければならないの
で処理時間が極端に遅くなるという問題があった。
領域はデータバスの幅によって決定されるビット数分で
、メモリ空間内の任意の１７ドレスで示される場所だけ
である。あるメモリ空間を一定値に設定する為には前記
メモリ空間の総ビット数を前記データバスの幅によって
決定されるビット数で割った数だけアドレスバスの使用
が必要となってくる。画像処理等においては我示装置に
転送するデータを格納しておくメモリ領域は大きなもの
であり、１ｍ面クリア等を行う為にメモリ領域内全体を
一定の値に設定することが頻繁に起きてくる。この時メ
モリ領域内の一部を変史する処理の為にメモリをアクセ
スするのに比べて、メモリ領域内全体を一定の籠に設定
する処理は全アドレスをアクセスしなければならないの
で処理時間が極端に遅くなるという問題があった。
本発明は上記の不都合な点に鑑みてなされたもので、メ
モリ空間を複数個のメモリバンクに分割し、−回のアド
レス出力によって各メモリバンクの各１アドレスに同時
に設定すべきデータを書き込むことが行えるメモリアク
セス方式を提供することを目的とする。
モリ空間を複数個のメモリバンクに分割し、−回のアド
レス出力によって各メモリバンクの各１アドレスに同時
に設定すべきデータを書き込むことが行えるメモリアク
セス方式を提供することを目的とする。
上記目的を達成する為に本発明のメモリアクセス方式は
アドレス空間を等分した複数の領域のおのおのに対応す
る複数の記憶手段と、前記複数の記憶手段を選択可能な
指定手段と【有し、誼指足手段によって前記複数の記憶
手段中の任意の記憶手段を同時にアクセスすることがで
きる。
アドレス空間を等分した複数の領域のおのおのに対応す
る複数の記憶手段と、前記複数の記憶手段を選択可能な
指定手段と【有し、誼指足手段によって前記複数の記憶
手段中の任意の記憶手段を同時にアクセスすることがで
きる。
以下に本発明の一実施例を図面に基いて説明する。
第１図はメモリ領域を一定値に設定する場合のメモリマ
ツプを示し、−建値に設定されるメモリ領域を本実施例
では４つのメモリバンクに分け。
ツプを示し、−建値に設定されるメモリ領域を本実施例
では４つのメモリバンクに分け。
第１メモリ／：ンク１．第２メモリバンク２．第３メモ
リバ／り３．第４メモリバンク４で構成されている。第
２図は本発明の一実施例を示すブロック図で、第１メモ
リ１１．［１１２メモリ１２．ｌＥ３メモリ１３．第４
メモ９１４はそれぞれ第１図における第１メモリバンク
ｌ、第２メモリバンク２゜第３メモリバンク３１第４メ
モリバンク４に対応しての記憶装置である。まず、第２
図において第１メモリ１１．第２メモリ１２．第３メモ
リ１３１、第４メモリ１４を一定値に設定する時以外の
場合についての動作を説明する。ここで、あるデータを
第１図のａＯ番地に書込む場合にはａｏ番地を示すｌア
ドレス情報が第２図の蛾大幅を持ったアドレスバス１５
に出力される。ここで１０アドレス情報の一部であるｇ
ｏ第１アドレス情報は第１メモリ１１．第２メモリ１２
．第３メモリ１３゜第４メモリ１４のうちで第１メモリ
１１を選択する為の情報であ多、アドレスの情報に従っ
てメモ′ りを選択するメモリ選択回路１６に入る。さ
らに、前記ａＯアドレス情報の他の一部であるａＯ第２
アドレス情報は第１メモリｌｌ内の論理アドレスを示す
ものであり、′ｉ第１メモｌＪ’ｌｌ、第２メモリ１２
．第３メモリ１３．第４メモリ１４．のそれぞれｇｏ番
地、 ｂｅ番地、ｃｏ番地、ｄｏ番地を指定する。そ
して前記ａＯ第２アドレス情報は第１メモリｌ１１第２
メモリ１２．第３メモリ１３ｓ＠４メモリ１４に入る。
リバ／り３．第４メモリバンク４で構成されている。第
２図は本発明の一実施例を示すブロック図で、第１メモ
リ１１．［１１２メモリ１２．ｌＥ３メモリ１３．第４
メモ９１４はそれぞれ第１図における第１メモリバンク
ｌ、第２メモリバンク２゜第３メモリバンク３１第４メ
モリバンク４に対応しての記憶装置である。まず、第２
図において第１メモリ１１．第２メモリ１２．第３メモ
リ１３１、第４メモリ１４を一定値に設定する時以外の
場合についての動作を説明する。ここで、あるデータを
第１図のａＯ番地に書込む場合にはａｏ番地を示すｌア
ドレス情報が第２図の蛾大幅を持ったアドレスバス１５
に出力される。ここで１０アドレス情報の一部であるｇ
ｏ第１アドレス情報は第１メモリ１１．第２メモリ１２
．第３メモリ１３゜第４メモリ１４のうちで第１メモリ
１１を選択する為の情報であ多、アドレスの情報に従っ
てメモ′ りを選択するメモリ選択回路１６に入る。さ
らに、前記ａＯアドレス情報の他の一部であるａＯ第２
アドレス情報は第１メモリｌｌ内の論理アドレスを示す
ものであり、′ｉ第１メモｌＪ’ｌｌ、第２メモリ１２
．第３メモリ１３．第４メモリ１４．のそれぞれｇｏ番
地、 ｂｅ番地、ｃｏ番地、ｄｏ番地を指定する。そ
して前記ａＯ第２アドレス情報は第１メモリｌ１１第２
メモリ１２．第３メモリ１３ｓ＠４メモリ１４に入る。
しかし、各第１メモリ１１．第２メモリｌ ２．＠３メ
モリ１３．第４メモリ１４はアドレス情報が入力されて
もメモリ選択回路１６よりそれぞれ第１メモリデータ転
送制御信号１７． Ｊｌ！２メモリデータ転送制御信号
１８、第３メモリデータ転送制御信号１９．１ｇ４メモ
リデ一タ転送制御信号２０が入力されなければデータの
転送動作は行われない。ここでメモリ選択回路１６には
前記ｍｓ第１アドレス情報が入力されていて、第１メモ
リデータ転送制御信号１７だけが出力される。従ってＭ
ｌメモリ１１内の前記ｇｏ第２アドレス情報で示される
番地にあるデータがデータバス２２’１１−通して書込
まれる。
モリ１３．第４メモリ１４はアドレス情報が入力されて
もメモリ選択回路１６よりそれぞれ第１メモリデータ転
送制御信号１７． Ｊｌ！２メモリデータ転送制御信号
１８、第３メモリデータ転送制御信号１９．１ｇ４メモ
リデ一タ転送制御信号２０が入力されなければデータの
転送動作は行われない。ここでメモリ選択回路１６には
前記ｍｓ第１アドレス情報が入力されていて、第１メモ
リデータ転送制御信号１７だけが出力される。従ってＭ
ｌメモリ１１内の前記ｇｏ第２アドレス情報で示される
番地にあるデータがデータバス２２’１１−通して書込
まれる。
以上の動作で第１図のｉｏ番地にのみあるデータが書込
まれたことになる。
まれたことになる。
次に第１図で示されるメモリ領域全体ｔ−ある値に設定
する場合についての動作を第２図を使って説明する。−
例として第１図のａＯ番地からａ１１番軌ｂＯ番地力・
らｂｎ番地、Ｃ０番地からＣｆｉ番地ｄｏ番地からｄ一
番地全体にデータの値としてＯｌ−設定する場合につい
て説明する。まず第１図のｇｏ番地を示すａＯアドレス
情報がアドレスバス１５に出力され、前記ａＯアドレス
情報の一部であるａＯ第１アドレス情報がメモリ選択回
路１６に入り。
する場合についての動作を第２図を使って説明する。−
例として第１図のａＯ番地からａ１１番軌ｂＯ番地力・
らｂｎ番地、Ｃ０番地からＣｆｉ番地ｄｏ番地からｄ一
番地全体にデータの値としてＯｌ−設定する場合につい
て説明する。まず第１図のｇｏ番地を示すａＯアドレス
情報がアドレスバス１５に出力され、前記ａＯアドレス
情報の一部であるａＯ第１アドレス情報がメモリ選択回
路１６に入り。
さらに前記ａＯアドレス情報の他の一部であるａＯ第２
アドレス情報は第１メモリ１１．第２メモリ１２、第３
メモリ１３．第４メモリ１４に入いる。
アドレス情報は第１メモリ１１．第２メモリ１２、第３
メモリ１３．第４メモリ１４に入いる。
ここでｎｏ第２アドレス情報は第２メモＩＪ ｌ ２の
ｂｏアドレス情報、第３メモリ１３のＣＯアドレス情報
、第４メモリ１４のｄｏアドレス情報と一致している。
ｂｏアドレス情報、第３メモリ１３のＣＯアドレス情報
、第４メモリ１４のｄｏアドレス情報と一致している。
また、第１メモリｌｌ、第２メモリ１２、＊ａメモリ１
３．第鳴メモリ１４を同時にアクセスさせる為の制御信
号２１がメモリ選択回路１６に入力される。ここで制御
信号２１は第１メモリ１１％第２メモリ１２．第３メモ
リ１３、第４メモリ１４全体を一定値に設定したい場合
に発生する信号である。例えば制御信号２１はプログラ
ム中の入出力命令等によって生成することができる。こ
の時前記ｎｏ第１アドレス情報に関係なく、第１メモリ
データ転送制御信号１７．第２メモリデータ転送制御信
号１８．第３メモリデータ転送制御信号１９．第４メモ
リデータ転送制御信号２０が出力され、データバス２２
上の値０のデーｐが第１メモリｌ １．＄２メモリ１２
．４４３メモＩＪ１３．第４メモリ１４のそれぞれ５１
ｏ番地。
３．第鳴メモリ１４を同時にアクセスさせる為の制御信
号２１がメモリ選択回路１６に入力される。ここで制御
信号２１は第１メモリ１１％第２メモリ１２．第３メモ
リ１３、第４メモリ１４全体を一定値に設定したい場合
に発生する信号である。例えば制御信号２１はプログラ
ム中の入出力命令等によって生成することができる。こ
の時前記ｎｏ第１アドレス情報に関係なく、第１メモリ
データ転送制御信号１７．第２メモリデータ転送制御信
号１８．第３メモリデータ転送制御信号１９．第４メモ
リデータ転送制御信号２０が出力され、データバス２２
上の値０のデーｐが第１メモリｌ １．＄２メモリ１２
．４４３メモＩＪ１３．第４メモリ１４のそれぞれ５１
ｏ番地。
ｂｏ番地、ｃｏ番地、ｄｏ番地に同時に書き込まれる。
同様にしてアドレスバス１５にａ−ａｍまでのアドレス
バス使用し出力することによってｎ十１回のアドレスバ
ス使用で第１図に示されるａＳ番地から連続してｄ・番
地までにデータ０が設定されることになる。第３図は第
２図におけるメモリ選択回路１６ｔ−具体的に構成した
場合の一例である。
バス使用し出力することによってｎ十１回のアドレスバ
ス使用で第１図に示されるａＳ番地から連続してｄ・番
地までにデータ０が設定されることになる。第３図は第
２図におけるメモリ選択回路１６ｔ−具体的に構成した
場合の一例である。
このように本実施例によればあるメモリ空間を一定の値
に設定する場合にはアドレスバス、データバスの使用頻
度が著しく減り、高速に処理が行えるという効果がある
。
に設定する場合にはアドレスバス、データバスの使用頻
度が著しく減り、高速に処理が行えるという効果がある
。
第１図は本発明の実施例における簡単なメモリマツプで
あろう第２図は本発明の実施例における簡単なブロック
図である。第３図は第２図におけるメモリ選択回路の一
例としての回路図である。 ｌ・・・・・・ＩＡ１メモリバンク、２・・・・・・＠
２メモリパンク、３・・・・・・第３メモリバンク、４
・・・・・・第４メモリバンク、１１・・・・・・第１
メモリ、１２・・・・・・第２メモリ、１３・・・す・
第３メモリ、１４・・団・第４メモリ、１５・・・・・
・アドレスバス、１６・・・・・・メモリ選択回路。 １７・・・・・・第１メモリデータ転送制御信号、１８
・・・・・・第２メモリデータ転送制御信号、１９・・
・・・・第３メモリデータ転送制御信号、２０・・・・
・・第４メモリデータ転送制御信号、２１・・・・・・
制御信号、２２・・・・・・データバス 第１Ｖ 茅Ｚ図 卒３旧
あろう第２図は本発明の実施例における簡単なブロック
図である。第３図は第２図におけるメモリ選択回路の一
例としての回路図である。 ｌ・・・・・・ＩＡ１メモリバンク、２・・・・・・＠
２メモリパンク、３・・・・・・第３メモリバンク、４
・・・・・・第４メモリバンク、１１・・・・・・第１
メモリ、１２・・・・・・第２メモリ、１３・・・す・
第３メモリ、１４・・団・第４メモリ、１５・・・・・
・アドレスバス、１６・・・・・・メモリ選択回路。 １７・・・・・・第１メモリデータ転送制御信号、１８
・・・・・・第２メモリデータ転送制御信号、１９・・
・・・・第３メモリデータ転送制御信号、２０・・・・
・・第４メモリデータ転送制御信号、２１・・・・・・
制御信号、２２・・・・・・データバス 第１Ｖ 茅Ｚ図 卒３旧
Claims (1)
- アドレス空間を等分した複数の領域のおのおのに対応す
る複数の記憶手段と、前記複数の記憶手段を選択可能な
指定手段とを有し、該指定手段によって前記複数の記憶
手段中の任意の記憶手段を同時にアクセスすることがで
きることｔ−特徴とするメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21565381A JPS58111171A (ja) | 1981-12-24 | 1981-12-24 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21565381A JPS58111171A (ja) | 1981-12-24 | 1981-12-24 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58111171A true JPS58111171A (ja) | 1983-07-02 |
Family
ID=16675955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21565381A Pending JPS58111171A (ja) | 1981-12-24 | 1981-12-24 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111171A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163937A (ja) * | 1986-12-26 | 1988-07-07 | Minolta Camera Co Ltd | メモリ制御装置 |
| JPS63164091A (ja) * | 1986-12-26 | 1988-07-07 | Hitachi Ltd | メモリ・クリア方式 |
-
1981
- 1981-12-24 JP JP21565381A patent/JPS58111171A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163937A (ja) * | 1986-12-26 | 1988-07-07 | Minolta Camera Co Ltd | メモリ制御装置 |
| JPS63164091A (ja) * | 1986-12-26 | 1988-07-07 | Hitachi Ltd | メモリ・クリア方式 |
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