JPS63164091A

JPS63164091A - メモリ・クリア方式

Info

Publication number: JPS63164091A
Application number: JP61308545A
Authority: JP
Inventors: Kanji Kubo; 久保　完次
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-12-26
Filing date: 1986-12-26
Publication date: 1988-07-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、メモリの記憶内容をクリアするメモリ・クリ
ア方式に係り、特に、複数バンクで構成されるバッファ
記憶装置や主記憶装置に用いて好適なメモリ・クリア方
式に関する。

（従来の技術〕一般に、バッファ記憶装置や主記憶装置等のメモリ装置
は、メモリ装置に対するリクエスト・ピッチ、データの
アクセス幅、メモリのアクセス時間、その他の要因によ
ってシステムに最適な構成がとられる。例えば、要求元
が１サイクル・ピッチでリクエストを発行し、１回のリ
クエストで８バイトのデータのり一ド／ライトを行い、
メモリのアクセス時間がｎサイクルとした場合、メモリ
装置を、１バンク８バイトでｎバンク構成とすれば、バ
ンクの競合がない限り、この構成のメモリ装置は、要求
スループットを満たすことができる。

このような複数のバンクで構成されるメモリ装置をクリ
アする従来技術として、例えば、「Ｍシリーズ処理装置
（Ｍ／ＥＸモード）Ｊ（６０年８月、日立製作所）第２
０４頁〜２０５頁に記載されたＴｅ５ｔ　Ｂｌｏｃｋ命
令を用いる方法、あるいは周知のＭＶＣＬ命令による方
法等が知られている。

これらの従来技術は、メモリをクリアするために複数回
のストア命令を発行するものである。

〔発明が解決しようとする問題点〕

前述したように、前記゛従来技術では、メモリをクリア
するために複数回のストア命令を発行する必要があり、
メモリ・クリアのために多くの時間を必要とするという
問題点があった。例えば、前述のＴｅ５ｔ　Ｂｌｏｃｋ
命令を用いて４にバイト構成の１ペ一ジ分のメモリ領域
をクリアするために、８バイトのストア動作を５１２回
行う必要があった。

本発明の目的は、前記従来技術の問題点を解決し、メモ
リのクリアを高速に行うことが可能なメモリ・クリア方
式を提供することにある。

〔問題点を解決するための手段〕

本発明によれば、前記目的は、メモリ・クリア時のライ
トデータが全て同一の初期値、例えば、オールゼロであ
ることに着目し、この初期値をメモリ装置で生成し、各
バンクのデータ入力線に同時に与え、各バンクに同時に
書込むようにすることにより達成される。

〔作用〕

メモリ装置内で発生されたメモリ・クリア用の初期値は
、命令制御装置等の要求元からのメモリ・クリア指示に
より、複数バンクで構成されるメモリ装置の各バンクの
入力線に同時に与えられ、各バンク内に同時に書込まれ
る。従って、メモリ装置がｎバンクで構成される場合、
メモリ・クリアに必要とする時間を、従来技術による場
合の１／ｎとすることができる。

〔実施例〕

以下、本発明によるメモリ・クリア方式の一実施例を図
面により詳細に説明する。

第１図は本発明の一実施例を示すメモリ装置のブロック
図である。第１図において、１は要求元、２はメモリ装
置、９はメモリ制御部、１０．１６はデコーダ、１１−
１〜１１−４はメモリバンク、１２−１〜１２−４はア
ドレスレジスタ、１３−１〜１３−４はライトデータレ
ジスタ、１４−１〜１４−４はライトデータセレクタ、
１５−１〜１５−４はリードデータレジスタ、１７．１
８．２６はアンド回路群、１９．２７はラッチ群、２ｏ
はエンコーダ、２１．２４はラッチ、２２はセレクタ、
２３．２５はオア回路、２８はオア回路群、から成る要
求元１は、リクエスト線３、オーダ線４、リクエストア
ドレス線５、ライトデータ線６、リードデータ線７およ
びアドバンス線８を介してメモリ装置２に接続され、該
メモリ装置２のリード／ライト動作を行う。メモリ装置
２は、メモリ制御部９と、該制御部９以外のメモリ本体
部とにより構成されている。メモリ本体部は、複数のメ
モリバンク１１−１〜１１−４と、これらのバンクのそ
れぞれに対応するアドレスレジスタ１２−１〜１２−４
、ライトデータレジスタ１３−１〜１３−４、ライトデ
ータセレクタ１４−１−１４−４、リードデータレジス
タ１５−１〜１５−４と、該リードデータレジスタ１５
−１〜１５−４の１つを選択するセレクタ２２とにより
構成される。また、メモリ制御部９は、要求元ｌがらの
制御信号を受け、前記メモリ本体部を制御するもので、
デコーダ１０．１６、アンド回路群１７．１８，２６、
ラッチ群１９．２７、オア回路群２８、オア回路２３．
２５、エンコーダ２０およびラッチ２１゜２４により図
示のように構成されている。

前述の要求元１とメモリ装置２とを接続しているリード
データ線７およびライトデータ線６は、それぞれ８バイ
トのデータ幅を有し、メモリ装置２は、要求元１からの
１回のリクエストで、８バイトのリードまたはライト動
作を行う。リードとライトの動作は、オーダ線４により
指示される。

要求元１がリクエストを発行すると、メモリ装置２内の
メモリ制御部９は、オーダ線４上のオーダをデコーダ１
０によりデコードしメモリの動作を決定する。リクエス
トアドレス線５は、ビット８〜２８の２１ビツトのデー
タ幅で構成され、ビット２７．２８の下位２ビツトがバ
ンクアドレスを示す。このバンクアドレスは、デコーダ
１６でデコードされ、オア回路群２８を経た後、アンド
回路群１７でリクエスト線３上のリクエスト信号と論理
和かとられ、該アンド回路群からバンク起動信号として
出力される。このバンク起動信号は、対応するアドレス
レジスタ１２−１〜１２−４の１つに与えられ、そのア
ドレスレジスタにリクエストアドレスの上位１９ビツト
をセットする。

リード動作の場合、このアドレスによりメモリバンク１
１−１〜１１−４の１つが続出される。

その際、アンド回路群１７の出力であるバンク起動信号
は、更にアンド回路群１８により、デコーダ１０の出力
であるリード信号と論理和が取られ、アドバンス起動信
号に生成される。アドバンス起動信号は、ラッチ群１９
によりメモリのアクセス時間に合せた位相調整が行われ
た後、リードデータレジスタ１５−１〜１５−４の１つ
に与えられ、メモリバンク１１−１〜１１−４からの読
出しデータをリードデータレジスタ１５−１〜１５−４
の１つにセットする。ラッチ群１９の出力は、更に、エ
ンコーダ２０によりエンコードされ、ラッチ２１で位相
調整された後セレクタ２２を制御して、アクセスしたメ
モリバンクに対応するリードデータレジスタ１５−１〜
１５−４の１つを選択し、リードデータをリードデータ
線７に送出する。

また、ラッチ群１９の出力は、オア回路２３、ラッチ２
４を介して位相調整された後、アドバンス線８に送られ
、リードデータ線７上に有効なり一ドデータが確定して
いることを要求元１に知らせる。要求元１は、これによ
り、リードデータ線７上の有効なリードデータを取込む
。

オーダがライト動作を指示している場合、デコーダ１０
のライト信号がオア回路２５を介してアンド回路群２６
に与えらる。このアンド回路群２６は、リード動作時と
同様にして得られたバンク起動信号とオア回路２５から
のライト信号との論理和を取ることにより、ライトデー
タレジスタ１３−１〜１３−４に対するセット信号を発
する。このライト動作では、ライトデータセレクタ１４
−１〜１４−４は、ライトデータ線６を選択しており、
該ライトデータ線６のライトデータは、ライトデータレ
ジスタ１３−１〜１３−４に送られ、前記セット信号に
よりこのライトデータレジスタ１３−１〜１３−４にセ
ットされる。アンド回路群２６の出力は、更に、ラッチ
群２７に与えられてライト時間に合わせた位相調整が行
われた後、メモリバンク１１−１〜１１−４のライトイ
ネーブル端子に印加され、メモリバンク１１−１〜１１
−４に占込みを指示する。このとき、ライトアドレスは
、リード動作と同様な動作でアドレスレジスタ１２−１
〜１２−４に確定している。これにより、リクエストア
ドレスにより指定されたメモリバンク１１−１〜１１−
４の１つの所定アドレスにライトデータの書込みが行わ
れる。

次に、本発明によるクリア動作を説明する。

従来技術によれば、メモリバンク１１−１〜１１−４の
クリアは、前述のライト動作の繰返しにより、例えば、
オールゼロの初期設定値データを８バイト単位でメモリ
バンクに連続的に書込むことにより行われるが、本発明
では、リクエストのオーダにクリアを追加することによ
り実行する。

リクエストのオーダがクリアを示している場合、メモリ
制御部９は、デコーダ１０によりオーダ信号を解読しク
リア信号を生成する。このクリア信号は、セレクタ１４
−１〜１４−４を制御し、初期設定値発生回路２９の初
期設定値データをライトデータレジスタ１３−１〜１３
−４に与える。

クリア信号は、更に、オア回路群２８に入力され、アン
ド回路群１７の４個のアンド回路を同時に駆動して４個
のバンク起動信号を同時に生起させる。

これにより、アンド回路群２６の４個のアンド回路も同
時に駆動され、セレクタ１４−１〜１４−４からの初期
設定値データは、同時に４個のライトデータレジスタ１
３−１〜１３−４に取込まれる。

また、クリアのためのキャンセルアドレスも同時に４個
のアドレスレジスタ１２−１〜１２−４にセットされる
。更に、アンド回路群２６の４個のアンド回路の出力が
、ラッチ２７を介して同時に４個のメモリバンク１１−
１〜１１−４の全てのライトイネーブル端子に与えられ
るので、メモリバンク１１−１〜１１−４に同時に初期
設定値データが書込まれる。

前述した実施例においては、初期設定値発生回路２９を
メモリ装置２内に設けて、初期設定値データを発生させ
ているが、この初期設定値データは、要求元１からライ
トデータ線６を介してライトデータとしてメモリ装置２
に与えるようにしてもよい。この場合、ライトデータセ
レクタ１４−１〜１４−４は、設ける必要がなくなり、
ライトデータ線６をライトデータレジスタ１３−１〜１
３−４に接続すればよい。また、メモリ装置２は、４バ
ンクで構成するものとして説明したが、さらに多数のメ
モリバンクにより構成してもよい。さらに、メモリ装置
２は、主記憶装置、バッファ記憶装置、キーメモリ装置
等どのようなメモリ装置であってもよい。

〔発明の効果〕

以上説明したように、本発明によれば、メモリ装置を構
成している複数のメモリバンクを同時にクリアすること
ができるので、従来技術による８バイト単位の動作に比
較して、大幅にクリア時間を短縮することができる。例
えば、メモリ装置がｎバンクで構成される場合、クリア
時間は、従来技術に比較して１　／　ｎに短縮される。

【図面の簡単な説明】

第１図は本発明の一実施例を示すメモリ装置のブロック
図である。１−・・−要求元、２−・・・−・・メモリ装置、９・
−・・・−メモリ制御部、１０．１６−・・−・デコー
ダ、１１−１〜１１−４−・−・・メモリバンク、１２
−１〜１２−４−−−−−・−アドレスレジスタ、１３
−１〜１３−４・−・・・ライトデータレジスタ、１４
−１〜１４−４−・−ライトデータセレクタ、１５−１
〜１５−４−−−−・−リードデークレジスク、１７，
１８．２６−・−・−アンド回路群、１９．２７−・−
・ラッチ群、２０−−−−・−エンコーダ、２１．２４
・−−−−−−ラッチ、２２−・−一−−−セレクタ、
２３．２５・・−−−−−オア回路、２８−・−・−オ
ア回路群、２９〜・−初期設定値発生回路。

Claims

【特許請求の範囲】

１、複数バイト単位でリード／ライトされるメモリ単位
複数個で構成される複数バンク構成のメモリ装置におい
て、通常のストア動作時は、１つのメモリバンクを選択
して複数バイトのデータを書込み、クリア動作時は、全
てのメモリバンクに同時に複数バイトの初期設定値デー
タを与え、全てのメモリバンクに同時に初期設定値を書
込むことによりクリア動作を行うことを特徴とするメモ
リ・クリア方式。