JPS638952A - メモリのアドレス方法およびこの方法を用いたプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は一般にメモリの７ドレツシングに関するもので
、更に詳細には、メモリを使用してオペランドを読取り
、修正し、書込むプロセッサに関する。

［従来技術とその問題点コ ディジタルプロセッサが複雑になるにつれて、プロセッ
サの外部にあるメモリと常に交信しなければならないこ
ととは反対に有限な内部メモリを利用することがますま
す一般的になってきている。

ディジタルフィルタリングでは、メモリからオペランド
を読取り、オペランドについて演算を行い、修正したオ
ペランドをメモリに戻す必要がしばしばある。このよう
な演算は適応フィルタでは非常に一般的なことである。

パイプライン式プロセッサ構造を用いれば、プロセッサ
の１マシンサイクル期間中に多数の演算を実行すること
が可能である。ここでサイクルは一般的にはデータの演
算ユニット（ＡＵ＞への続いて起る入力間の時間と定義
される。したがって、パイプライン構成において、メモ
リから第１のオペランドを読取り、ＡＵにより第２のオ
ペランドを修正し、第３のオペランドをメモリに戻すた
めには、少なくとも２プロセツササイクルが必要であっ
た。データをメモリに対して同時に読み書きする際デー
タの衝突を避けるためには２サイクル必要である。メモ
リに関して読取り、修正、および書込み動作を行うシス
テムは一般的に、プロセッサの待ち状態とボート裁定と
が必要な仮想二重ボートＲＡＭを使用している。

したがって、本発明の目的はメモリに関して同時に読取
り、修正、および古込みの動作を行う改良されたアドレ
ッシング技術を提供することでおる。

本発明の他の目的はＲＡＭの同時読取りおよび書込みサ
イクルを行うへび状アドレッシングを備えた改良された
ＲＡＭ構造を提供することである。

本発明の更に伯の目的は単一サイクルで読取り、修正、
および書込み動作を実行するパイプライン式構成を有す
るメモリを備えた改良されたプロセッサを提供すること
である。

［問題点を解決するための手段および作用］本発明の上
記の、および他の目的を実施するにあたり、１つの形態
では、メモリに関して同時に読取りおよび書込み動作を
行うことができるようにメモリにアドレスする回路が提
供される。メモリは第１および第２の双方向データバス
を経由して演算ユニットと交信することができる第１と
第２の部分とに分割されている。各メモリ部分は所定の
整数個の等級順に配列された物理的および仮想的アドレ
スロケーションを備えている。各メモリ部分の物理的ア
ドレスロケーションは順次に配置され各メモリ部分と相
互に関連づけられている。

メモリの等級順に配列された仮想アドレスロケーション
は２つのメモリ部分の間にへび状に配置されている。最
低等級の第１の仮想アドレスロケーションは第１のメモ
リ部分の最低等級の物理的アドレスロケーションに配置
されている。残りの仮想アドレスロケーションは等級順
に配列された組として交互のメモリ部分の連続する物理
的アドレスロケーションに連続して配置されている。デ
コーダは２つの整数奇数番号の、または２つの整数偶数
番号の仮想アドレスロケーションに同時にアドレスする
ことができ、これによりメモリの他の部分に書込みなが
ら同時にメモリのある１つの部分を読取ることができる
。

［実施例］ 本発明のこれらの、および他の特徴および利点は付図に
関連して行う下記の詳細な説明から一層明瞭に理解され
よう。

第１図に示すのは適応フィルタ動作を実現するプロセッ
サ１０である。プロセッサ１０は一般に［係数ＲＡＭ　
　ＡＪと記されているランダムアクセスメモリ（ＲＡＭ
）１１と、「係数ＲＡＭ　　ＢＪと記されているランダ
ムアクセスメモリ１２と、データＲＡＭ１３と、バス制
御器１６と、演算ユニット１８と、アドレスデコーダ２
０とを備えている。アドレスデコーダ２０は仮想アドレ
スを受取る入力とそれぞれＲＡＭ１１およびＲＡＭ１２
のポインタ入力に接続されている第１および第２の出力
とを備えている。アドレスデコーダ２０の第３および第
４の出力はバス制御器１６の第１および第２の制御入力
に接続されている。ＲＡＭ１１の入出力はバス制御器１
６の第１の入出力に接続されており、ＲＡＭ１２の入出
力はバス制御器１６の第２の入出力に接続されている。

バス制御器１６の出力は演算ユニット１８の第１の入力
に接続されている。データＲＡＭ１３は制御入力に接続
された「Ｄポインタ」と記されているデータポインタと
、演算ユニット１８の第２の入力に接続された出力とを
備えている。演算ユニット１８の出力はバス制御器１６
の第３の制御入力に接続されている。

動作時、プロセッサ１０は所定の係数オペランドと記憶
されたデータオペランドとを処理のため演算ユニット１
８に選択的に送るように動作する。

この構成を利用する典型的な処理動作は適応フィルタ動
作である。適応フィルタは基本的には所要信号と所要信
号の推定値との差すなわち誤差を表わす出力を発生する
独特な種類のフィルタである。

一般的な適応フィルタの構造は有限インパルス応答（Ｆ
ＩＲ）フィルタ構造に基いている。ＦＩＲフィルタはフ
ィルタのインパルス応答を表わす所定の係数とディジタ
ル化入力データの波形との積の集積である従来のフィル
タ方程式に基いている。

適応フィルタは従来の最小平均２乗（ＬＭＳ）アルゴリ
ズムを使用するＦＩＲフィルタの係数を適合させる。更
新された係数値は前の係数値と誤差計痒値にその関連す
るデータサンプルを掛けて尺度調整した積との和に比例
する。データサンプル期間を数回繰返すと、ＦＩＲフィ
ルタの係数はフィルタの出力である平均２乗誤差を確実
に最小にする値に収束する。したがって、メモリに格納
されている係数値は絶えず読取られ、修正され、メモリ
に書き戻されている。

プロセッサ１０はＲＡＭ１１および１２のどちらかから
の所定の係数オペランドとデータＲＡＭ１３からのデー
タオペランドとを１ＭＳアルゴリズムを実施する演算ユ
ニット１８に選択的に結合させることによりこのような
適応フィルタ動作を実現する。データＲＡＭ１３を制御
するｒＤＪポインタは従来のマイクロ制御器から発生さ
れるが図示してない。バス制御器１６はＲＡＭ１１から
の係数かＲＡＭ１２からの係数のいずれを演算ユニット
１８と結合するかを制御する。演算ユニット１８は更新
された係数値を発生し、これをバス制御器１６を経由し
てＲＡＭ１１またはＲＡＭ１２のいずれかに書き戻すこ
とができるが、制御器１６とＲＡＭ１１および１２との
間で双方向バス上のオペランドの衝突が起るのを避けな
ければならない。ＲＡＭ１１および１２は実際には単一
メモリの第１および第２の部分と考えるべきである。本
発明は２つの分離したメモリ部分を有する単一のメモリ
を用いてまたは２つの別個のメモリ装置として実現する
ことができることが明らかなはずである。例示だけの目
的で、メモリはＲＡＭ１１および１２の形態をした２つ
の別個の回路として図示してめる。

データ処理の１サイクル中に、ＲＡＭ１１および１２を
有するメモリ部分の１つから係数を読取ることができ、
一方更新された係数をＲＡＭＩＩおよび１２の他方に書
込んでもいる。同時に、演算ユニット１８はメモリから
前にフェッチした係数を修正することができる。このよ
うな関係においては、データ処理の１サイクルはオペラ
ンドを演算ユニット１８に続いてロードする間の時間と
定義している。プロセッサー１０はパイプライン式構成
のため、上述の３つの動作（すなわち、読取り、修正、
書込み）は同時に処理することができ、動作は３レベル
の、おるいは３つのスタックのパイプライン式の動作で
ある。

あらかじめ読取ったオペランドを修正しながら同時にメ
モリに読み書きする本発明の能力に固有なことはオペラ
ンドの衝突を起すことなく同時に読み書きができるよう
にメモリにアドレスする能力でおる。第２図に第１図の
アドレスデコーダ２０を示す。排他的ＯＲゲート２６は
、それぞれが、最下位ビットから最上位ビットまでビッ
トＡｏからＡＩで示す８ビツトの仮想アドレスワードに
結合している第１および第２の入力を備えている。Ａ１
からＡ７までの各ビットはＲＡＭ１１および１２の入力
に結合していてＲＡＭＩＩおにび１２の物理的アドレス
ロケーションを表わしている。最下位ビットのＡ。と最
下位の次のビットＡ１とだけは排他的ＯＲゲート２６の
入力と結合している。排他的ＯＲゲート２６の出力は「
ＲＡＭＡ選択」と記したＲＡＭ１１に対する選択制御信
号の補数を発生し、これはバス制御器１６と結合してい
る。インバータ２８の入力は排他的ＯＲゲート２６の出
力に接続されている。インバータ２８の出力はｒＲＡＭ
　　Ｂ選択」と記したＲＡＭ１２に対する選択制御信号
を発生する。

、デコーダ２０の動作は第３図に示すＲＡＭ　　Ａおよ
びＢの物理的配置と関連して説明すれば一層容易に理解
することができる。ＲＡＭ　　ＡまたはＲＡＭ１１は等
級順に水平に配列したアドレスロケーションを備えてい
るように示してあり、またＲＡＭ　　ＢまたはＲＡＭ１
２の上方に−示しである。

各ＲＡＭは物理的アドレスＯから始まり順次布に継続す
る等級順に配列された物理的アドレスを備えているよう
に示しである。更に、ＲＡＭ　　ＡおよびＢの内側には
Ｏから始まって所定の方向に向いている等級順に配列さ
れた仮想アドレスロケーションが配設されている。図示
のにうに、ＲＡＭＡ　（ＲＡＭ１１　）は仮想アドレス
Ｏから始まり、仮想アドレス３と隣接している。右に続
いて、仮想アドレス４．７．８などがある。ＲＡＭ　　
Ｂ（ＲＡＭ１２＞は仮想アドレス１から始まり、これは
仮想アドレス２に隣接している。右に続いてＲＡＭ　　
Ｂには仮想アドレス５．６．９などがある。厳密に見直
すと、順次配列されている仮想アドレスは曲線で示した
ようにメモリ内でへびのように配設されていることがわ
かる。仮想アドレスのロケーションの順序は最初筒１の
仮想アドレスの後に反対のメモリ（またはメモリ部分）
に交替し、２つの連続する仮想メモリアドレスを互いに
隣接して配置することである。次の仮想メモリアドレス
は反対側のメモリに飛び越えて配置されるが、ここには
２つの別の連続する仮想メモリアドレスが配設されてい
る。仮想メモリアドレスのこの順序はすべての仮想メモ
リアドレスが割当てられるまで維持される。分離された
２つのメモリ部分を通して仮想アドレスを順次たどる結
果、へび状模様が生ずる。本発明のメモリアドレッシン
グ技術によるプロセッサ１０の動作の例をメモリ内のオ
ペランドの読取り、修正、書込みの動作がプロセッサの
１サイクルでどのように行われるかを図示して示すこと
にする。

第４図に示すのはプロセッサ１０の１サイクルごとの動
作を示すチャートである。最初第１動作サイクルで論理
アドレス「Ｏ」の読取りが行われる。第２サイクルで、
論理アドレス「０」の内容が修正され、論理アドレス「
１」の内容が読取られる。第３サイクルで、論理アドレ
スｒＯＪに第２サイクルの修正動作で１ｑられたオペラ
ンドが書込まれ、論理アドレス「１」の内容が修正され
、論理アドレス「２」の内容が読取られる。第５動作サ
イクルの説明はデータの衝突を来たすことなく同サイク
ル内で読取りと書込みとをどうして行うことができるか
を示すことになる。第５サイクルで、仮想アドレス４は
読取られており、仮想アドレス２は書込まれている。ア
ドレスデコーダ２０の入力と結合している仮想アドレス
「４」を表わす２進数の８個のＬＳＢは０００００１０
０である。排他的ＯＲゲート２６の出力は、両人力とも
論理的にＯであるから論理的にＯである。したがって、
ＲＡＭ　　ＡまたはＲＡＭ１１は仮想アドレス「４」を
読取るように選択される。バス制御器１６はメモリのど
の部分を演算ユニット１８に結合するかを知っているの
で、ＲＡＭ１１の正しい物理的アドレスがデコーダ２０
によりアドレスされるに違いない。物理的アドレスはデ
コーダ２０により仮想アドレスの７個の最上位ビットと
して選択される。したがって、物理的アートレスは００
０００１０で、これは２に等しい。第３図を参照すれば
、ＲＡＭ　　Ａの物理的アドレス２に、仮想アドレス「
４」が格納されていることが容易に確認できる。このよ
うにしてデコーダ２０は仮想アドレス「４」をメモリか
ら読取るように動作する。同時に第５サイクルで、仮想
アドレス「２」が書込まれている。ＲＡＭ　　Ｂの仮想
アドレス「２」の物理的ロケーションから直ちにわかる
ように、同じメモリ部分が同時読み書き動作でアクセス
されているのではないからバスの衝突は存在しない。仮
想アドレス゛「４」を受取り、正しいデコード出力を発
生して短時間の後、デコーダ２０はまた仮想アドレス「
２」を８ビツトワード００００００１０として受取る。

２つの最下位ビットがゲート２６で排他的論理和演算さ
れると、論理１が出力され、これによってＲＡＭ１２（
すなわち、ＲＡＭ　　Ｂ＞が害込みのため制御器１６に
より選択される。ＲＡＭ１２に書込まれる実際の物理的
アドレスも、８ビツトの仮想アドレスの、最下位ビット
を除く、すべてのビットとしてデコーダ２０によりデコ
ードされる。したがって、物理的アドレスは「１」であ
る。第３図を参照すると、仮想アドレス「２」は想像し
たとおり物理的アドレス「１」に配置されていることが
わかる。

したがって、正しいオペランドがＲＡＭ１２の正しいメ
モリロケーションに読取られることになる。

各々が別々の双方向データバスを経由して通信すること
ができる２つの別々のメモリ部分を用いるへび状仮想ア
ドレッシングを採用することにより、１サイクル期間中
にデータをプロセッサのメモリに読取りおよび書込みを
行うことができる。

本発明は第２図に教示した特定のデコード機構と関連し
てへび状構成アドレッシングを使用し、成功している。

仮想アドレスビットの最下位ビットを捨てることにより
、正しい物理的アドレスが常に存在する。再び、本発明
を実施するためには２つの別個のＲＡＭ回路は必要でな
く、第３図に示すような仕方で配置されたメモリの２つ
の別個の部分だけが必要であるということを指摘しなけ
ればならない。

実施例を一定のパラメータを仮定して説明してきたが、
当業者には回路または与えられたパラメータに対し一定
の明らかな修正を行い得ることが明らかとなること、お
よび本発明の範囲は特許請求の範囲によってのみ限定さ
れるべきであることを理解すべきである。

［発明の効果］ これまでの説明によりプロセッサの１動作サイクル期間
中に読取り、修正、および書込みの動作ができるメモリ
のアドレッシング技術が提供されることが明らかになっ
たはずである。本発明は複数の機械機能を同時に発揮で
きるパイプライン式プロセッサ構成を活用している。本
発明をフィルタ用途に使用するプロセッサについて提示
してきたが、ここに教示した手法はメモリまたは記憶装
置の読取り、修正、および書込みの動作を利用するどん
な処理にも適用できることが明らかなはずである。更に
、本発明はＲＡＭ型のメモリ装置のみに限定されるもの
ではなく他の種類のメモリに関しても実施でき否。

【図面の簡単な説明】

第１図は本発明の７ドレツシング技術を利用するプロセ
ッサをブロック図の形で示したものでおり、 第２図は第１図のプロセッサに本発明を実施するため使
用するアドレスデコーダを概要図で示したものであり、 第３図は第１図のプロセッサの係数ＲＡＭの部分の物理
的配置をブロック図の形で示したものであり、 第４図は第１図のプロセッサの連続サイクル期間中の読
取り、修正、および書込みの動作の例をブロック図の形
で示したものである。 １１．１２・・・ＲＡＭ、　　１３・・・データＲＡＭ
。 １６・・・バス制御器、　１８・・・演算ユニット、２
０・・・アドレスデコーダ、 ２６・・・排弛的ＯＲゲート、　　２８・・・インバー
タ。 ＦＩＣ−−−１

Claims (1)

1. 【特許請求の範囲】 １、メモリに関して同時に読取りおよび書込み動作を行
   うようにメモリにアドレスする方法であって、 メモリをそれと結合している第１および第２の双方向デ
   ータバスを経由して通信することができ、各部分が所定
   の整数個の整数等級順に配列された物理的および仮想的
   アドレスロケーションを備えた第１および第２の部分に
   分割するステップと、各メモリ部分の物理的アドレスロ
   ケーションを順次に割当て、各メモリ部分の物理的アド
   レスロケーションの順序を所定の順序で互いに関連づけ
   るステップと、 最低等級の仮想アドレスロケーションを第１のメモリ部
   分の最低等級の物理的アドレスロケーションに割当てた
   後、仮想アドレスロケーションを第２のメモリ部分の後
   続物理的アドレスロケーションに後続する等級の組とし
   て交互に割当てるようにしてメモリの等級順に配列され
   た仮想アドレスロケーションを２つの部分の間にへび状
   構成に割当てるステップと、 実質上同時に２つの偶数整数等級のまたは奇数整数等級
   の仮想アドレスの一方に書込み、他方の仮想アドレスを
   読取る目的で、２つの奇数整数等級の、または２つの偶
   数整数等級の仮想アドレスに同時に選択的にアドレスす
   るステップと、を具備することを特徴とする前記方法。 ２、オペランドをメモリから読取り、修正し、メモリに
   書込むプロセッサであつて、メモリについて実質上同時
   に読取りおよび書込み動作を行う回路を有し、該回路は
   、 第１および第２の双方向データバスに結合している第１
   および第２の部分に分割されており、２つの部分の間に
   へび状構成に割当てられている等級順に配列された物理
   的アドレスロケーションと相互に関連する等級順に配列
   された仮想アドレスロケーションを備えているメモリで
   あつて、最低等級の仮想アドレスロケーションは第１の
   メモリ部分の最低等級の物理アドレスロケーションに割
   当てられ、残りの仮想アドレスロケーションは交互のメ
   モリ部分の後続等級の物理的アドレスロケーションに後
   続等級の組として割当てられているメモリと、 第１および第２の双方向データバスを経由してメモリに
   結合している第１および第２の入力と出力とを備え、両
   メモリ部分のオペランドと選択的に通信する制御手段と
   、 制御手段と結合してメモリからオペランドを選択的に受
   取り、受取つたオペランドについて演算を行い、修正さ
   れたオペランドをメモリに結合し戻す演算ユニットと、 メモリおよび制御手段と結合しており、仮想アドレスを
   受取り、制御信号を制御手段とメモリとに送つてメモリ
   に関するオペランドの同時読取り書込みを制御するデコ
   ード手段と、 を具備することを特徴とするプロセッサ。 ３、前記デコード手段は入力メモリアドレスに応じ読取
   るべきメモリの２つの部分の内の１つと書込むべき他の
   部分とを選択し、メモリの第１および第２の部分の中の
   読取りおよび書込み動作を行うべき場所を指示する論理
   手段を備えている特許請求の範囲第２項に記載のプロセ
   ッサ。