JPS6368931A - データ処理回路 - Google Patents

データ処理回路

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JPS6368931A
JPS6368931A JP62223208A JP22320887A JPS6368931A JP S6368931 A JPS6368931 A JP S6368931A JP 62223208 A JP62223208 A JP 62223208A JP 22320887 A JP22320887 A JP 22320887A JP S6368931 A JPS6368931 A JP S6368931A
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data
instructions
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cache memory
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JP62223208A
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ジェームス　リレイ　ボデー
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AT&T Corp
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American Telephone and Telegraph Co Inc
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 この発明はマイクロコンピュータに関し、特に、デジタ
ル信号を処理するに適したマイクロコンピュータに関す
る。
発明の背景 現代のデジタル信号処理装置（Ｄ　Ｓ　Ｐ）は一般的に
はデジタル符号化信号の発生、フィルタリング、検出又
は変調のために使用されるプログラム可能な集積回路で
ある。ＤＳＰは、通常、データ処理ユニットとプログラ
ム・データ及び処理すべきデータのための１つ以上の主
メモリからなる。
信号のフィルタリングのようなデジタル信号処理機能の
性質は被演算数及びメモリから取り出した命令の形の小
さい組のデータの頻繁な繰り返しを必要とするようなも
のである。この処理装置の速度及び性能はこの被演算数
及び命令を取り出す速度によって制限を受ける。この制
限を減少するために、並列動作の複式主メモリを使用す
る装置か開発された。例えば、１つのメモリは処理され
るデータの被演算数を保持し、他のメモリは命令を保持
することかてきるようなものである。ＤＳＰは読取られ
るたけで決して動作中に変化されないデータのための第
３の形式の被演算数記憶装置を必要とする。このような
被演算数はしばしば「係数」と呼ばれる。メモリはデー
タの被演算数を保持するだめのランダム・アクセス・メ
モリ（ＲＡＭ）及び係数用に１つと命令用に１つからな
る２つの固定メモリ（ＲＯＭ）として構成することかて
きる。然しなから、このような構成は開発及び利用の両
方において問題を提起することかある。
その１つの問題は係数と命令のメモリの間で最適な平衡
を決定する場合に生じる。これは、ある利用面では命令
のための多くの場所と係数のための少しだけの場所を必
要とする可能性かあるからであり、一方、他の利用面で
は係数のための多くの場所と命令のための少しばかりの
場所を必要とする場合かあるからである。他の問題は、
固定記憶装置がチップ外のメモリと置き換えられなけれ
ばならないプロトタイプ段階の場合に生ずる。このモー
ドではチップに対してアドレス及びデータ接続を行うた
めの数多くの外部接続ピンが使用されなければならない
。
発明の要約 本発明は選択的な「キャッシュ」メモリを持つデジタル
信号処理装置である。主なメモリの機能は命令及び計数
のための１つの固定記憶装置と２つのランダム・アクセ
ス・メモリて実施される。
１つのランダム・アクセス・メモリはデータの被演算数
のためてあり、そして、他のランダム・アクセス・メモ
リは高性能を要求する命令のための選択的なキャッシュ
争メモリである。この選択的なキャッシュ・メモリによ
り複式に実行される符号片が主メモリから再度取り出す
必要なしに命令によりこれらが退避され、そして、再び
実行されることが可能となる。このような構成により命
令空間の代りに係数空間を利用する場合に、より多くの
融通性が与えられ、プロトタイプ過程が容易となり、そ
して、プロトタイプ過程のための外部接続ピンがほとん
ど不必要になる。選択的なキャッシュ・メモリは命令、
データ及び固定係数の並列アクセスを可能にすることに
よってスループットを増大し、そして、しばしば使用さ
れる命令シーケンスを繰り返すための節約機構を提供す
ることによって命令メモリの必要量を減少する。
具　　体　　例 第１図はプロセッサ１２とその関連するメモリ及びバス
よりなるデジタル信号処理システムｌＯを示ｔ。プロセ
ッサ１２には、信号処理プログラムにより使用されるデ
ータを記憶するためのランダム・アクセス・メモリ１４
、係数及び命令の両方を記憶するために使用される固定
記憶装置１６、及び選択的なキャッシュ・メモリ１８が
接続されている。プロセッサ１２はバス２０を介して固
定記憶装置１６又はバス２２を介する選択キャッシュ・
メモリ１８のいずれかから信号処理のための命令を受け
る。プログラマにより選択された命令は固定記憶装置１
６からの最初の呼出し中にバス２４を介して選択キャッ
シュ・メモリ１８内に記憶される。
命令の組が固定係数を必要とする場合、その命令は選択
キャッシュ・メモリ１８に記憶することができる。命令
の組の引続く実行は、その速度の２倍で実施することか
てきる。その理由は、命令が固定記憶装置１６からの係
数の取り出しと平行して選択キャッシュ・メモリ１８か
ら検索されるからである。この速度の改善は１つの固定
記憶装置を持つと共にキャッシュ・メモリのない処理シ
ステムと１つの固定記憶装置と１つのキャッシュ・メモ
リを持つ処理システムとの間の差を示す次のタイミンタ
図により示される。
１つの固定記憶装置とキャッシュ・メモリの無い場合− ＯＭ アクセス：Ｉ、　　ｃｌ　　　Ｉ２　　Ｃ２ｌ３Ｃ３・
・・ １つの固定記憶装置とキャッシュ・メモリの場合・ キャッシュ アクセス：ＩＩ　　Ｉ２　　Ｉ３　・・・ＯＭ アクセス：　Ｃ＋　　Ｃ２Ｃ：ｌ　・・・ここで１．−
読み取り命令Ｎ、 ＣＮ＝読み取り係数Ｎ。
キャッシュ・メモリを持つシステムはキャッシュ・メモ
リの無いシステムの速度の２倍でシーケンスを実施する
ことかできる。これは係数と命令か同時にアクセスでき
るからである。
選択的なキャッシュ・メモリ１８は、又、繰り返される
へき固定係数を持つ複式命令シーケンスの実行速度を改
善する。次のタイミンク図は固定係数を必要とし、そし
て、多くの回数繰り返される３命令シーケンスを示す。
このタイミンク図は第１の繰り返し時に命令を記憶し、
そして、より高い速度で全シーケンスを再び行うための
選択キャッシュ・メモリ１８を示す。
キャッシュ アクセス：＜Ｉ、＞＜Ｉ２　＞＜Ｉ３　＞■□Ｉ２　Ｉ
３　　　ＩＩ　　Ｉ２　・・・ＯＭ アクセス：Ｉ、Ｃ１Ｉ２Ｃ２■３Ｃ３ 繰り返しＩ Ｃ＋　Ｃ２Ｃ３Ｃｒ　Ｃ２・・・ 繰り返し２　　繰り返し３ ここて＜ＩＮ＞＝記憶命令Ｎ０ 命令か記憶されたときにおける最初の繰り返し後、全シ
ーケンスは元の速度の２倍で実施することかてきる。こ
れは係数と命令か同時にアクセスされるからである。
プログラマかプログラムにおいて後で再び同し命令を使
用することを望む場合、その命令は記憶シーケンスを再
び調査せずに再生することかできる。
第２図には、選択キャッシュ・メモリ１８に記憶される
データの組の実行を制御するために使用されるアドレス
・シーケンサ５０か示しである。
このアドレス・シーケンサ５０は内蔵のクリア機構を持
つプロクラム・カウンタであるレジスタ５２、実行され
るデータの組のための選択キャッシュ・メモリ１８に開
始アドレスを設定するレジスタ５４、及び、上記データ
の組の反復回数をカウントするためのループ・カウンタ
であるレジスタ５６を有している。これらのレジスタ５
２．５４．５６へのクロック接続は当業者に容易に明ら
かであるのて、不必要に図を複雑化することを避けるた
めに省略しである。
レジスタ５４の値はプログラム制御下て設定される。キ
ャッシュ・メモリのアドレス５８はレジスタ５２又は５
４の選択から発生される。キャッシュアドレスを負の１
に加える加算器６０によって発生されるレジスタ５２の
値は零検出素子６２に送られる。レジスタ５２と５４の
値はマルチプレクサ６４に送られ、このマルチプレクサ
６４の出力はキャッシュ・メモリのアドレス５８である
。キャッシュ・メモリのアドレス５８は、レジスタ５２
の値が零の場合、レジスタ５４の値である。そして、キ
ャッシュ・メモリのアドレスはレジスタ５２の値か零て
ない場合、レジスタ５２の値である。キャッシュ・メモ
リのアドレス５８であるマルチプレクサ６４の出力はレ
ジスタ５２の零値を検出する零検出素子６２の出力によ
り制御される。
レジスタ５６の元の値はプログラム制御下で設定される
。零検出素子６２の出力は第２の加算器６６に送られる
。それはレジスタ５６の古い値に加えられ、そして、レ
ジスタ５６に格納される。
加算器６６の出力は又第２の零検出素子６８に送られ、
この第２の零検出素子６８は、レジスタ５６の値かマイ
ナス１の場合、プロクラム制御信号７０を送る。
アトレッシンク・シーケンスはレジスタ５４に数Ｍを格
納し、レジスタ５２をクリアし、そして、レジスタ５６
に数である負のＫを格納することによって始まる。レジ
スタ５２．５４及び５６のクロッキングにより次のシー
ケンスが生じる。
キャッシュ アドレスＭ　　Ｍ−Ｉ　　Ｍ−２Ｍ−３・・弓ＭＭ−１
・・・ＩＭ ５２　　０　　Ｍ−Ｉ　　Ｍ−２Ｍ−３・・・１０Ｍ−
１・・・１０ ５６　−Ｋ　　−に＋１　−に＋１　−に＋１・拳−に
＋１　−に＋ｌ　　−に＋２・・・１−に＋２　−に＋
２キャッシュアドレスＭＬＭ−１ ５２Ｍ−１・・・Ｍ−１・・・ ５６−に＋３１ 論理装置は繰り返してアドレス令シーケンスＭ、Ｍ−Ｉ
　　Ｍ−２・・・１を発生する。レジスタ５６はこの繰
り返しをカウントし、そして、Ｋ−１個の繰り返しが完
了したときにプログラム制御装置に知らせる。これによ
りデジタル信号処理ｌ システム１０のプログラムに条件付きブランチ・ステー
トメントか生じる。
デジタル信号処理システム１０のキャッシュ・メモリ１
８はその内容かブロクラム選択的であるか、その内容か
他の基準により決定されることは本発明の範囲内にある
。例えば、それは常に最後の命令又は所定数の前の命令
とすることかできる。然しながら、このような構成によ
り、命令の組の実行を繰り返すための利点は、介在命令
が存在する場合に、除去される。これは、これによりキ
ャッシュ・メモリ内におけるデータが変更されるからで
ある。
デジタル信号処理システム１０はこの発明の１つの実施
例を示すために使用されたが、当業者には、選択キャッ
シュ・メモリ１８の速度及び効率の改善が、命令の組の
頻繁な繰り返しを必要とする用途の場合、他のデータ処
理装置でも同様に有用となるということが明らかであろ
う。
上記の特定アドレス・シーケンサ５０は選択キャッシュ
・メモリ１８内におけるデータにアドレスしてこれを実
施するためのプリセット可能なダウン・カウンタを構成
する多くの方法の１つである。他の同様な制御はこのた
めに使用することができる。
【図面の簡単な説明】
第１図は選択キャッシュ・メモリを持つＤＳＰの図式的
なブロック線図である。 ８２図は第１図のＤＳＰのメモリ・アドレス制御回路の
機能的なブロック線図である。 〔主要部分の符号の説明〕

Claims (1)

  1. 【特許請求の範囲】 １、データの形で命令及び係数の両方を記憶するための
    少なくとも１つの一次メモリを持つデータ処理回路であ
    って、 前記メモリから一組のデータを検索するための手段、 前記一組のデータから小さい組のデータを選択するため
    の手段、 前記小さい組のデータを記憶するための二次メモリ、及
    び 前記記憶された小さい組のデータを選択的に実施するた
    めの制御手段を有することを特徴とするデータ処理回路
    。 ２、特許請求の範囲第１項に記載の回路であって、前記
    制御手段は、 一連のアドレスを繰り返し発生するための手段、 前記一連のアドレスに記憶された命令の組を所定回数繰
    り返すための節約を提供するための手段、 前記命令の組の繰り返しを計えるための手段、及び 前記所定数の繰り返しが終ったときを前記制御手段に知
    らせるための手段を有することを特徴とするデータ処理
    回路。
JP62223208A 1986-09-08 1987-09-08 データ処理回路 Expired - Lifetime JP2567411B2 (ja)

Applications Claiming Priority (2)

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US904544 1986-09-08
US06/904,544 US4896264A (en) 1986-09-08 1986-09-08 Microprocess with selective cache memory

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JPS6368931A true JPS6368931A (ja) 1988-03-28
JP2567411B2 JP2567411B2 (ja) 1996-12-25

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EP (1) EP0260837B1 (ja)
JP (1) JP2567411B2 (ja)
KR (1) KR940006916B1 (ja)
CA (1) CA1289265C (ja)
DE (1) DE3751252T2 (ja)
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EP0260837B1 (en) 1995-04-19
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