JP2567411B2

JP2567411B2 - データ処理回路

Info

Publication number: JP2567411B2
Application number: JP62223208A
Authority: JP
Inventors: リレイボデージェームス
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1986-09-08
Filing date: 1987-09-08
Publication date: 1996-12-25
Anticipated expiration: 2011-12-25
Also published as: EP0260837A3; JPS6368931A; KR940006916B1; ES2070822T3; EP0260837B1; DE3751252D1; EP0260837A2; DE3751252T2; CA1289265C; US4896264A; KR880004371A

Description

【発明の詳細な説明】技術分野この発明はマイクロコンピュータに関し、特に、デジ
タル信号を処理するに適したマイクロコンピュータに関
する。

発明の背景現代のデジタル信号処理装置（DSP）は一般的にはデ
ジタル符号化信号の発生、フィルタリング、検出又は変
調のために使用されるプログラム可能な集積回路であ
る。DSPは、通常、データ処理ユニットとプログラム・
データ及び処理すべきデータのための１つ以上の主メモ
リからなる。信号のフィルタリングのようなデジタル信
号処理機能の性質は被演算数及びメモリから取り出した
命令の形の小さい組のデータの頻繁な繰り返しを必要と
するようなものである。この処理装置の速度及び性能は
この被演算数及び命令を取り出す速度によって制限を受
ける。この制限を減少するために、並列動作の複式主メ
モリを使用する装置が開発された。例えば、１つのメモ
リは処理されるデータの被演算数を保持し、他のメモリ
は命令を保持することができるようなものである。DSP
は読取られるだけで決して動作中に変化されないデータ
のための第３の形式の被演算数記憶装置を必要とする。
このような被演算数はしばしば「係数」と呼ばれる
（「係数」とは、いわば（入力アナログ信号をデジタル
符号化して得られるデータのような）変数データと対比
される（デジタルフィルター係数のような）定数データ
を意味する）。メモリはデータの被演算数を保持するた
めのランダム・アクセス・メモリ（RAM）及び係数用に
１つと命令用に１つからなる２つの固定メモリ（ROM）
として構成することができる。然しながら、このような
構成は開発及び利用の両方において問題を提起すること
がある。その１つの問題は係数と命令のメモリの間で最
適な平衡を決定する場合に生じる。これは、ある利用面
では命令のための多くの場所と係数のための少しだけの
場所を必要とする可能性があるからであり、一方、他の
利用面では係数のための多くの場所と命令のための少し
ばかりの場所を必要とする場合があるからである。他の
問題は、固定記憶装置がチップ外のメモリと置き換えら
れなければならないプロトタイプ段階の場合に生ずる。
このモードではチップに対してアドレス及びデータ接続
を行うための数多くの外部接続ピンが使用されなければ
ならない。

発明の要約本発明は選択的な「キャッシュ」メモリを持つデジタ
ル信号処理装置である。主メモリの機能は命令及び係数
のための１つの読出し専用メモリと２つのランダム・ア
クセス・メモリで実行される。１つのランダム・アクセ
ス・メモリはデータの被演算数のためであり、そして、
他のランダム・アクセス・メモリは高性能を要求する命
令のための選択的なキャッシュ・メモリである。この選
択的なキャッシュ・メモリにより複数回実行される符号
片が主メモリから再度取り出す必要なしに命令によりこ
れらが退避され、そして、再び実行されることが可能と
なる。このような構成により命令空間の代りに係数空間
を利用する場合に、より多くの融通性が与えられ、プロ
トタイプ過程が容易となり、そして、プロトタイプ過程
のための外部接続ピンがほとんど不必要になる。選択的
なキャッシュ・メモリは命令、データ及び固定係数の並
列でアクセスを可能にすることによってスループットを
増大し、そして、しばしば使用される命令シーケンスを
繰り返すための節約機構を提供することによって命令メ
モリの必要量を減少する。

具体例第１図はプロセッサ12とその関連するメモリ及びバス
よりなるデジタル信号処理システム10を示す。プロセッ
サ12には、信号処理プログラムにより使用されるデータ
を記憶するためのランダム・アクセス・メモリ14、係数
及び命令の両方を記憶するために使用される固定記憶装
置16、及び選択的なキャッシュ・メモリ18が接続されて
いる。プロセッサ12はバス20を介して固定記憶装置16又
はバス22を介する選択キャッシュ・メモリ18のいずれか
から信号処理のための命令を受ける。プログラマにより
選択された命令は固定記憶装置16からの最初の呼出し中
にバス24を介して選択キャッシュ・メモリ18内に記憶さ
れる。

命令の組が固定係数を必要とする場合、その命令は選
択キャッシュ・メモリ18に記憶することができる。命令
の組の引続く実行は、その速度の２倍で実施することが
できる。その理由は、命令が固定記憶装置16からの係数
の取り出しと平行して選択キャッシュ・メモリ18から検
索されるからである。この速度の改善は１つの固定記憶
装置を持つと共にキャッシュ・メモリのない処理システ
ムと１つの固定記憶装置と１つのキャッシュ・メモリを
持つ処理システムとの間の差を示す次のタイミング図に
より示される。

１つの固定記憶装置とキャッシュ・メモリの無い場
合： ROM アクセス:I₁ C₁ I₂ C₂ I₃ C₃・・・１つの固定記憶装置とキャッシュ・メモリの場合：キャッシュアクセス:I₁ I₂ I₃・・・ ROM アクセス:C₁ C₂ C₃・・・ここでI_N＝読み取り命令Ｎ、 C_N＝読み取り係数Ｎ。

キャッシュ・メモリを持つシステムはキャッシュ・メ
モリの無いシステムの速度の２倍でシーケンスを実施す
ることができる。これは係数と命令が同時にアクセスで
きるからである。

選択的なキャッシュ・メモリ18は、又、繰り返される
べき固定係数を持つ複式命令シーケンスの実行速度を改
善する。次のタイミング図は固定係数を必要とし、そし
て、多くの回数繰り返される３命令シーケンスを示す。
このタイミング図は第１の繰り返し時に命令を記憶し、
そして、より高い速度で全シーケンスを再び行うための
選択キャッシュ・メモリ18を示す。

キャッシュアクセス：＜I₁＞＜I₂＞＜I₃＞ I₁I₂I₃ I₁I₂・・・ ROM アクセス:I₁C₁I₂C₂I₃C₃ 繰り返し１ C₁C₂C₃ C₁C₂・・・繰り返し２繰り返し３ここで＜I_N＞＝記憶命令Ｎ。

命令が記憶されたときにおける最初の繰り返し後、全
シーケンスは元の速度の２倍で実施することができる。
これは係数と命令が同時にアクセスされるからである。

プログラマがプログラムにおいて後で再び同じ命令を
使用することを望む場合、その命令は記憶シーケンスを
再び調査せずに再生することができる。

第２図には、選択キャッシュ・メモリ18に記憶される
データの組の実行を制御するために使用されるアドレス
・シーケンサ50が示してある。このアドレス・シーケン
サ50は内蔵のクリア機構を持つプログラム・カウンタで
あるレジスタ52、実行されるデータの組のための選択キ
ャッシュ・メモリ18に開始アドレスを設定するレジスタ
54、及び、上記データの組の反復回数をカウントするた
めのループ・カウンタであるレジスタ56を有している。
これらのレジスタ52、54、56へのクロック接続は当業者
に容易に明らかであるので、不必要に図を複雑化するこ
とを避けるために省略してある。

レジスタ54の値はプログラム制御下で設定される。キ
ャッシュ・メモリのアドレス58はレジスタ52又は54の選
択から発生される。キャッシュアドレスを負の１に加え
る加算器60によって発生されるレジスタ52の値は零検出
素子62に送られる。レジスタ52と54の値はマルチプレク
サ64に送られ、このマルチプレクサ64の出力はキャッシ
ュ・メモリのアドレス58である。キャッシュ・メモリの
アドレス58は、レジスタ54の値が零の場合、レジスタ54
の値である。そして、キャッシュ・メモリのアドレスは
レジスタ52の値が零でない場合、レジスタ52の値であ
る。キャッシュ・メモリのアドレス58であるマルチプレ
クサ64の出力はレジスタ52の零値を検出する零検出素子
62の出力により制御される。

レジスタ56の元の値はプログラム制御下で設定され
る。零検出素子62の出力は第２の加算器66に送られる。
それはレジスタ56の古い値に加えられ、そして、レジス
タ56に格納される。加算器66の出力は又第２の零検出素
子68に送られ、この第２の零検出素子68は、レジスタ56
の値がマイナス１の場合、プログラム制御信号70を送
る。

アドレッシング・シーケンスはレジスタ54に数Ｍを格
納し、レジスタ52をクリアし、そして、レジスタ56に数
である負のＫを格納することによって始まる。レジスタ
52、54及び56のクロッキングにより次のシーケンスが生
じる。

キャッシュアドレスＭＭ−１Ｍ−２Ｍ−３・・・１ＭＭ−１・・・１Ｍ 52 ＯＭ−１Ｍ−２Ｍ−３・・・１ＯＭ−１・・・１Ｏ 56 −Ｋ −Ｋ＋１ −Ｋ＋１ −Ｋ＋１・・ −Ｋ＋１ −Ｋ＋１ −Ｋ＋２・・・・・ −Ｋ＋２ −Ｋ＋２キャッシュアドレスＭ −1M−１ 52 Ｍ−１・・・Ｍ−１・・・ 56 −Ｋ＋３１論理装置は繰り返してアドレス・シーケンスＭ、Ｍ−
１Ｍ−２・・・１を発生する。レジスタ56はこの繰り
返しをカウントし、そして、Ｋ−１個の繰り返しが完了
したときにプログラム制御装置に知らせる。これにより
デジタル信号処理システム10のプログラムに条件付きブ
ランチ・ステートメントが生じる。

デジタル信号処理システム10のキャッシュ・メモリ18
はその内容がプログラム選択的であるが、その内容が他
の基準により決定されることは本発明の範囲内にある。
例えば、それは常に最後の命令又は所定数の前の命令と
することができる。然しながら、このような構成によ
り、命令の組の実行を繰り返すための利点は、介在命令
が存在する場合に、除去される。これは、これによりキ
ャッシュ・メモリ内におけるデータが変更されるからで
ある。

デジタル信号処理システム10はこの発明の１つの実施
例を示すために使用されたが、当業者には、選択キャッ
シュ・メモリ18の速度及び効率の改善が、命令の組の頻
繁な繰り返しを必要とする用途の場合、他のデータ処理
装置でも同様に有用となるということが明らかであろ
う。

上記の特定アドレス・シーケンサ50は選択キャッシュ
・メモリ18内におけるデータにアドレスしてこれを実施
するためのプリセット可能なダウン・カウンタを構成す
る多くの方法の１つである。他の同様な制御はこのため
に使用することができる。

【図面の簡単な説明】

第１図は選択キャッシュ・メモリを持つDSPの図式的な
ブロック線図である。第２図は第１図のDSPのメモリ・アドレス制御回路の機
能的なブロック線図である。〔主要部分の符号の説明〕プロセッサ……12 データメモリ……14 固定記憶装置……16 選択キャッシュメモリ……18

フロントページの続き (56)参考文献特開昭52−63038（ＪＰ，Ａ) 特開昭54−148335（ＪＰ，Ａ) 特開昭55−23590（ＪＰ，Ａ) 特開昭59−91546（ＪＰ，Ａ) 特開昭61−220004（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】命令と係数の両方をデータの形で記憶する
ためのROMで構成される少なくとも１つの主メモリ（例
えば、16）を具備するデータ処理回路において、該主メモリから命令および係数を検索するための手段
と、該命令を選択するための手段と、該命令を記憶するためのランダムアクセスキャッシュメ
モリ（例えば、18）と、データの被演算数を記憶するためのランダムアクセスデ
ータメモリ（例えば、14）と該ランダムアクセスキャッシュメモリから該命令を、ま
た該主メモリから該係数をさらに該ランダムアクセスデ
ータメモリから該被演算数を同時に検索するための手段
と、該命令に従って、該係数と該被演算数を演算するための
プロセッサ手段と、該係数をもった該命令を連続的に実行するための制御手
段とを含み、該制御手段がアドレスの系列をくり返し発生させるための手段（例え
ば、50）と、該アドレスの系列に記憶された命令の集合を所定の回数
くり返すための手段（例えば、52、62）と、該命令の集合の反復をカウントするための手段（例え
ば、56、66）と、該所定の数の反復が完了したときに該制御手段に信号を
与えるための手段（例えば、68、70）とを含むことを特
徴とするデータ処理回路。